[发明专利]减小FinFET接触电阻的掺杂分凝肖特基制造方法在审
| 申请号： | 202110720484.7 | 申请日： | 2021-06-28 |
| 公开（公告）号： | CN113506747A | 公开（公告）日： | 2021-10-15 |
| 发明（设计）人： | 李勇 | 申请（专利权）人： | 上海华力集成电路制造有限公司 |
| 主分类号： | H01L21/336 | 分类号： | H01L21/336;H01L29/78;H01L29/417 |
| 代理公司： | 上海浦一知识产权代理有限公司 31211 | 代理人： | 郭立 |
| 地址： | 201315 上海市浦*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 减小 finfet 接触 电阻 掺杂 分凝肖特基 制造 方法 | ||
1.一种减小FinFET接触电阻的掺杂分凝肖特基制造方法，其特征在于，包括以下步骤：
步骤一，提供一具有多个伪栅结构的半导体层；每个伪栅结构上有硬掩膜层，伪栅结构两侧具有侧墙；
步骤二，形成掺杂分凝肖特基结构，包括沉积第一层间电介质的步骤；还包括在PMOS区域和NMOS区域分别刻蚀形成空腔，将锗化硅植入PMOS区域空腔，将磷化硅植入NMOS区域空腔的步骤；
步骤三，打开伪栅结构多晶硅层，形成HKMG栅结构；
步骤四，沉积第二层间电介质；
步骤五，刻蚀形成接触沟槽，生成金属硅化物层，沉积接触金属。
2.如权利要求1所述的减小FinFET接触电阻的掺杂分凝肖特基制造方法，其特征在于，
所述步骤二还包括刻蚀植入锗化硅的PMOS区域空腔和植入磷化硅的NMOS区域空腔并植入掺硼的硅玻璃BSG的步骤。
3.如权利要求1所述的减小FinFET接触电阻的掺杂分凝肖特基制造方法，其特征在于，所述步骤二包括如下子步骤：
子步骤一，通过空腔刻蚀打开PMOS区域，然后进行锗化硅植入；
子步骤二，在PMOS区域进行掺硼的硅玻璃BSG沉积，使PMOS区域打开的空腔内填满掺硼的硅玻璃BSG；然后进行化学机械抛光CMP至硬掩膜层；
子步骤三，通过空腔刻蚀打开NMOS区域，然后进行磷化硅植入；
子步骤四，在NMOS区域进行掺磷的硅玻璃PSG沉积，使NMOS区域打开的空腔内填满掺磷的硅玻璃PSG。然后进行化学机械抛光CMP至硬掩膜层，完成化学机械抛光后进行退火工艺。
4.如权利要求1所述的减小FinFET接触电阻的掺杂分凝肖特基制造方法，其特征在于，所述步骤二包括如下工作流程：
工作流程一，在PMOS区域刻蚀形成空腔，将锗化硅植入空腔。
工作流程二，在NMOS区域刻蚀形成空腔，将磷化硅植入空腔。
5.如权利要求1所述的减小FinFET接触电阻的掺杂分凝肖特基制造方法，其特征在于，还包括如下工作流程：
工作流程三，在接触沟槽内沉积屏蔽氧化物层，植入第一植入物与第二植入物，以形成扩散区域；
工作流程四，打开接触层，打开与第一植入物和第二植入物的接触。
6.如权利要求5所述的减小FinFET接触电阻的掺杂分凝肖特基制造方法，其特征在于，所述第一植入物为P、As、Al、Ni、Ti、Ge中的一种。
7.如权利要求5所述的减小FinFET接触电阻的掺杂分凝肖特基制造方法，其特征在于，所述第二植入物为Boron、BF2、Pt中的一种。
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
