[发明专利]减小FinFET接触电阻的掺杂分凝肖特基制造方法

说明书

一种减小FinFET接触电阻的掺杂分凝肖特基制造方法，包括以下步骤：步骤一，提供一具有多个伪栅结构的半导体层；每个伪栅结构上有硬掩膜层，伪栅结构两侧具有侧墙；步骤二，形成掺杂分凝肖特基结构，包括沉积第一层间电介质的步骤；还包括在PMOS区域和NMOS区域分别刻蚀形成空腔，将锗化硅植入PMOS区域空腔，将磷化硅植入NMOS区域空腔的步骤；步骤三，打开伪栅结构多晶硅层，形成HKMG栅结构；步骤四，沉积第二层间电介质；步骤五，刻蚀形成接触沟槽，生长硅化物层，沉积接触金属。

技术领域

本发明涉及一种半导体集成电路的制造方法，特别是涉及一种减小FinFET接触电阻的掺杂分凝肖特基制造方法。

背景技术

在半导体器件例如FinFET制造过程中，降低接触电阻Rc可以提高FinFET晶体管器件的性能。接触电阻Rc的公式如下：

在现有技术中通常采用如下几种方式来降低接触电阻。1、通过基材重掺杂来提高掺杂浓度；2、减少肖特基势垒高度3、减小硅化物电阻；4、增加接触面积A。

目前减少肖特基势垒高度通常通过激光退火形成TiSi来提高隧穿电流，或者降低基材能带隙等方式。

随着器件尺寸的减小，接触面积越来越小，采用前述这些降低接触电阻的方式，需要更换金属隔离材料或增加额外的掺杂工艺。

发明内容

本发明提供一种减小FinFET接触电阻的掺杂分凝肖特基制造方法，可以降低FinFET晶体管器件的接触电阻，提高器件性能。

本发明提供一种减小FinFET接触电阻的掺杂分凝肖特基制造方法，包括以下步骤：

步骤一，提供一具有多个伪栅结构的半导体层；每个伪栅结构上有硬掩膜层，伪栅结构两侧具有侧墙；

步骤二，形成掺杂分凝肖特基结构，包括沉积第一层间电介质的步骤；还包括在PMOS区域和NMOS区域分别刻蚀形成空腔，将锗化硅植入PMOS区域空腔，将磷化硅植入NMOS区域空腔的步骤；

步骤三，打开伪栅结构多晶硅层，形成HKMG栅结构；

步骤四，沉积第二层间电介质；

步骤五，刻蚀形成接触沟槽，生成金属硅化物层，沉积接触金属。

优选地，所述步骤二还包括刻蚀植入锗化硅的PMOS区域空腔和植入磷化硅的NMOS区域空腔并植入掺硼的硅玻璃BSG的步骤；

优选地，所述步骤二包括如下子步骤：

子步骤一，通过空腔刻蚀打开PMOS区域，然后进行锗化硅植入；

子步骤二，在PMOS区域进行掺硼的硅玻璃BSG沉积，使PMOS区域打开的空腔内填满掺硼的硅玻璃BSG；然后进行化学机械抛光CMP至硬掩膜层；

子步骤三，通过空腔刻蚀打开NMOS区域，然后进行磷化硅植入；

子步骤四，在NMOS区域进行掺磷的硅玻璃PSG沉积，使NMOS区域打开的空腔内填满掺磷的硅玻璃PSG。然后进行化学机械抛光CMP至硬掩膜层，完成化学机械抛光后进行退火工艺。

优选地，所述步骤二包括如下工作流程：工作流程一，在PMOS区域刻蚀形成空腔，将锗化硅植入空腔。工作流程二，在NMOS区域刻蚀形成空腔，将磷化硅植入空腔。

优选地，还包括如下工作流程：工作流程三，在接触沟槽内沉积屏蔽氧化物层，植入第一植入物与第二植入物，以形成扩散区域；工作流程四，打开接触层，打开与第一植入物和第二植入物的接触。

优选地，所述第一植入物为P、As、Al、Ni、Ti、Ge中的一种。所述第二植入物为Boron、BF₂、Pt中的一种。