[发明专利]三维存储器

说明书

本公开的一方面提供了一种三维存储器，三维存储器包括键合至彼此的外围晶圆和阵列晶圆。外围晶圆包括用于阵列晶圆的外围电路。阵列晶圆包括：待测试结构，包括第一测试端和第二测试端；第一测试互连结构和第二测试互连结构，分别连接至第一测试端和第二测试端；第一管脚连接结构和第二管脚连接结构，分别经由第一测试互连结构和第二测试互连结构连接至待测试结构的第一测试端和第二测试端。

技术领域

本公开涉及半导体技术领域，具体地，涉及一种具有X-tacking 架构的三维存储器。

背景技术

具有X-tacking架构的三维存储器通过将存储阵列和外围电路布置在分别的阵列晶圆和外围晶圆上，可有效解决加工存储阵列时外围电路受到高温高压的影响的问题，能够实现更高的存储密度、更简单的工艺流程以及更少的循环时间。

在这种架构中，当两片晶圆制备完成后，可对二者进行键合。如图1A中所示，键合后的阵列晶圆110和外围晶圆120可以在键合界面处通过分别设置在阵列晶圆110中的阵列晶圆接触部(例如，第一阵列晶圆接触部TVIA-1至第三阵列晶圆接触部TVIA-3)和设置在外围晶圆120中的外围晶圆接触部(例如，第一外围晶圆接触部BVIA-1 至第三外围晶圆接触部BVIA-3)相互接通，从而将阵列晶圆110连接至外围晶圆120。其中，待测试结构TS是包括一个或多个三维存储串的存储阵列。

在一些情况下，需要对待测试结构TS的功能进行测试或分析来改善待测试结构TS的可靠性，此时外围电路PCKT可以处于浮置 (Floating)状态，并通过测试管脚(MicroPad)从外部接收针对待测试结构TS的控制信号。现有的测试方法通常包括对待测试结构TS中的一条字线(下文中称为“待测试字线”)进行测试。该测试方法可以采用如图1A中所示的测试结构，其中，待测试字线的一端(即，如图 1A中所示的右端)经由第一测试互连结构123-1中的部分部件、第一触点116-1以及贯穿第一阱区115-1及其下方的衬底的第一接触结构(未示出)连接至第一阱区115-1下方的衬底的远离外围晶圆120的一侧表面上的第一测试管脚(未示出)，而另一端(即，如图1A中所示的左端)经由第三测试互连结构123-3、外围结构124、第二测试互连结构 123-2、第二触点116-2以及贯穿第二阱区115-2及其下方的衬底的第二接触结构(未示出)连接至设置在第二阱区115-2下方的衬底的远离外围晶圆120的一侧表面上的第二测试管脚(未示出)。可以看出，在键合前，在阵列晶圆110中，待测试结构TS没有直接连接至第二管脚连接结构111-2，即待测试结构TS与第二管脚连接结构111-2在电路上是断开的。

在这种情况下，如图1A中所示的待测试结构TS中的待测试字线左右两端分别连接的第一阵列晶圆接触部TVIA-1和第三阵列晶圆接触部TVIA-3的电路环境不一样。例如，在键合前，第三阵列晶圆接触部TVIA-3仅连接至待测试结构TS中的待测试字线，而第一阵列晶圆接触部TVIA-1除了连接至待测试结构TS中的待测试字线之外，还连接至具有大量活跃电子的阱区(例如，如图1A中所示的P阱)。也即，第一阵列晶圆接触部TVIA-1和第三阵列晶圆接触部TVIA-3相对于待测试结构TS形成不平衡的负载。