[发明专利]集成电路设计方法、装置、电子设备和可读存储介质

说明书

一种集成电路设计方法、装置、电子设备和计算机可读存储介质。该集成电路设计方法包括：获取多个时序路径中发生时序违反的至少一个目标时序违反路径；确定至少一个目标时序违反路径的逻辑单元集合，逻辑单元集合中的元素为至少一个目标时序违反路径所包含的逻辑单元；计算逻辑单元集合中每个逻辑单元对应的特征距离；基于每个逻辑单元对应的特征距离，从逻辑单元集合中确定目标单元；以及基于目标单元，复制初始集成电路中的至少部分电路逻辑结构而得到克隆电路逻辑结构，以利用克隆电路逻辑结构降低目标时序违反路径的时序违反程度。该方法可以缩短逻辑复制的时间，可以自动对较多的时序违反路径进行处理，从而提高了实现时序收敛的效率。

技术领域

本公开的实施例涉及一种集成电路设计方法、装置、电子设备和计算机可读存储介质。

背景技术

无论是在相对较大尺寸的集成电路设计中还是在深亚微米集成电路的设计中，时序问题一直是最受关注的问题。无论是从设计芯片的性能还是稳定性考虑，都要求所设计的芯片具有一个较好的时序收敛效果，才能通过后续验证以及生产出高性能、高可靠的产品。

发明内容

本公开至少一个实施例提供一种集成电路设计方法，用于修改针对初始集成电路的设计，初始集成电路包括多个时序路径，该方法包括：获取多个时序路径中发生时序违反的至少一个目标时序违反路径，至少一个目标时序违反路径的时序起点相同；确定至少一个目标时序违反路径的逻辑单元集合，逻辑单元集合中的元素为至少一个目标时序违反路径所包含的逻辑单元；计算逻辑单元集合中每个逻辑单元对应的特征距离，特征距离为逻辑单元扇出的多个时序终点之间的距离的最大值，时序终点为多个时序路径中逻辑单元所在的时序路径的终点；基于每个逻辑单元对应的特征距离，从逻辑单元集合中确定目标单元；以及基于目标单元，复制初始集成电路中的至少部分电路逻辑结构而得到克隆电路逻辑结构，以利用克隆电路逻辑结构修改初始集成电路的设计。

例如，在本公开一实施例提供的集成电路设计方法中，至少一个目标时序违反路径的时序起点为目标时序起点，基于目标单元，复制初始集成电路中的至少部分电路逻辑结构而得到克隆电路逻辑结构，包括：针对至少一个目标时序违反路径中的每个目标时序违反路径，基于目标单元，确定每个目标时序违反路径中位于目标时序起点和目标单元之间的待复制电路逻辑结构；以及复制待复制电路逻辑结构而得到克隆电路逻辑结构。

例如，在本公开一实施例提供的集成电路设计方法中，至少一个目标时序违反路径的时序起点为目标时序起点，该方法还包括复制目标时序起点而得到克隆时序起点；以及基于克隆电路逻辑结构和克隆时序起点，调整初始集成电路的电路逻辑结构的连接关系而生成对所述初始集成电路的设计修改后的集成电路设计。

例如，在本公开一实施例提供的集成电路设计方法中，基于克隆电路逻辑结构和克隆时序起点，调整初始集成电路的电路逻辑结构的连接关系而生成对初始集成电路的设计修改后的集成电路设计，包括：确定克隆电路逻辑结构和克隆时序起点在集成电路中的摆放位置，使得克隆时序起点经由克隆电路逻辑结构到达目标时序违反路径的时序终点的距离小于目标时序起点到达目标时序违反路径的时序终点之间的距离；以及根据克隆电路逻辑结构和克隆时序起点在集成电路中的摆放位置，连接克隆时序起点、克隆电路逻辑结构和第一电路逻辑结构，以生成对所述初始集成电路的设计修改后的集成电路设计，第一电路逻辑结构为初始集成电路中除目标时序起点和待复制电路逻辑结构之外的电路逻辑结构。

例如，在本公开一实施例提供的集成电路设计方法中，基于每个逻辑单元对应的特征距离，从逻辑单元集合中确定目标单元，包括：基于每个逻辑单元对应的特征距离，确定距离分割值；确定逻辑单元集合中的第一逻辑单元，第一逻辑单元的特征距离大于距离分割值；基于第一逻辑单元确定第二逻辑单元，第二逻辑单元为第一逻辑单元的下一级扇出；以及响应于第二逻辑单元的特征距离小于距离分割值，确定第二逻辑单元为目标单元。