[发明专利]多通道AD数据同步传输系统

权利要求书

1.一种多通道AD数据同步传输系统，包括：外部时钟源输入时钟管理模块，同时连接晶振和外部时钟源的大规模可编程门阵列FPGA模块，并行连接在时钟管理模块与FPGA模块之间的多通道模数转换器ADC和数模转换器DAC，其特征在于：外部时钟源输入时钟管理模块根据采样率产生ADC/DAC芯片的参考时钟和多帧参考时钟SYSREF，为每个ADC/DAC提供参考时钟和多帧参考时钟SYSREF，输入现场可编程逻辑门阵列FPGA的同步逻辑时钟，在FPGA内经锁相环处理后，将倍频信号用作链路层JESD204B协议处理的设备时钟，分频信号用作多帧参考时钟SYSREF，锁相环倍频和分频参数根据采样率和输入的同步逻辑时钟频率确定，实现FPGA模块内JESD204B协议处理的设备时钟与ADC/DAC参考时钟同源；FPGA模块内JESD204B接口电路物理层并/串转换单元，使用由晶振提供参考时钟的高速串行收发器，晶体振荡器产生的时钟信号作为物理层并/串转换单元基准时钟信号，系统上电后，FPGA模块接收端复位SYNC_RX同步信号发送同步需求，ADC发送同步码，等待链路建链；所有接收通道建链成功后，FPGA模块置位SYNC_RX通知ADC，ADC发送采样数据，实现ADC多通道同步采样；FPGA上电复位后发送同步码并检测DAC输入的同步信号SYNC_TX；FPGA检测到全部DAC输入的SYNC_TX同步信号置位后，将对应数据发送给JESD204B接口电路，将帧数据转换成DAC所需的高速串行数据，最终实现对多片DAC数据多通道同步传输。

2.如权利要求1所述的多通道AD数据同步传输系统，其特征在于：钟源输入时钟管理模块在并行DAC高速串行接口对ADC/DAC参考时钟多级时钟网络或多级时钟和数据通过FIFO进行隔离，多路选择器将ADC/DAC参考时钟信息转换为和系统时钟同步的允许信号。

3.如权利要求1所述的多通道AD数据同步传输系统，其特征在于：FPGA锁相环将时钟管理模块输入的逻辑时钟倍频得到工作时钟，分频得到多帧参考时钟SYSREF，且保持工作时钟、SYSREF与逻辑时钟相位同步。

4.如权利要求1所述的多通道AD数据同步传输系统，其特征在于：FPGA同步接口时钟电路基于FPGA的串行接口时钟电路，在DAC高速串行接口对时钟进行同步化处理，用时钟clk的时钟沿进行采样，然后用触发器的输出经过组合逻辑输出到上升沿提取电路，从异步串行码流中提取位同步时钟信号，将其DAC时钟采样处理为与SysClk同步的时钟信号。

5.如权利要求1所述的多通道AD数据同步传输系统，其特征在于：FPGA选用XILINX的FPGA，且JESD204B物理层和链路层电路直接使用相应的IP核(IPCore)进行开发；FPGA锁相环将时钟管理模块输入的逻辑时钟倍频得到工作时钟，分频得到SYSREF，且保持工作时钟、多帧参考时钟SYSREF与逻辑时钟相位同步，实现FPGA的JESD204B接口电路时钟与ADC/DAC时钟同源。

6.如权利要求1所述的多通道AD数据同步传输系统，其特征在于：工作在链路速率5Gbps时，FPGA高速串行收发器的参考时钟REFCLK频点选择100MHz、125MHz或156.25MHz，即FPGA板卡上的晶振频率选择其中之一。

7.如权利要求5所述的多通道AD数据同步传输系统，其特征在于：JESD204B协议处理的设备时钟TX/RX_CORE_CLK频率为125MHz，多帧参考时钟SYSREF频率为7.8125MHz，FPGA同步逻辑时钟频率配置为25MHz；时钟管理模块输出一个25MHz时钟到FPGA，在FPGA内通过时钟单元ClockingWizard得到TX/RX_CORE_CLK和SYSREF。