[发明专利]多通道AD数据同步传输系统

说明书

本发明公开了一种多通道AD数据同步传输系统，旨在解决射频前端和中频基带分拆带来的同步设计难题。本发明通过如下技术方案实现：外部时钟源输入时钟管理模块根据采样率产生ADC/DAC芯片的参考时钟和多帧参考时钟并提供给FPGA；FPGA锁相环将时钟管理模块输入的逻辑时钟倍频得到工作时钟，且保持工作时钟、SYSREF与逻辑时钟相位同步；FPGA模块内JESD204B接口电路物理层并/串转换单元，使用由晶振提供参考时钟的高速串行收发器，晶体振荡器产生的时钟信号作为物理层并/串转换单元基准时钟信号；最后在FPGA模块内通过对关键控制信号同步信号的处理，实现FPGA对多片ADC/DAC数据同步传输。

技术领域

本发明涉及信号处理的数据采集与传输系统，具体涉及一种多通道AD数据同步传输系统。

背景技术

随着数字收/发技术的发展，采样率和分辨率的不断提升，多通道、高带宽、小型化、模块化的大规模数据同步传输设计需求越来越迫切。固态技术协会制定的JESD204B协议是一种高速模数/数模转换器通过串行接口链路连接后端数字信号处理设备的一种传输协议，最高传输速率12.5Gbps，接口引脚数较少并且支持多通道同步传输。针对工作在500MSPS及其之上的转换器，JESD204B子类1接口引入外部参考信号SYSREF来确定延时，且该参考信号为采样时序提供了一个系统级基准，具备多路对齐串行通道和延时控制的能力，设计时无需在外部应用层使用额外电路来满足确定性延时的需求。但受制于电路板布局密度的限制，如何实现多通道ADC/DAC的确定性延时，实现大规模数据的同步传输，需要进行复杂的电路设计和精确的时钟同步设计。多通道DAC同步方法一般是利用DAC的反馈时钟与数据的相关性，通过分析反馈时钟的相位差获取异步相位反馈，然后进行复位或相位补偿实现ADC/DAC新同步。随着反馈时钟频率的不断升高，信号鉴相电路的压力越来越大。模拟和模数混合电路往往具有电路复杂、易受温度影响、不灵活等缺点。一般对于较低速ADC来说，比较容易满足SYSREF建立及保持时间，对于速度较快的AD芯片而言，较高的器件时钟速率减小SYSREF信号的建立及保持时间，有时就需要进行必要的动态延迟调节以满足在不同条件下的定时需求。当系统中所有时钟没有一个时钟速率达到其他时钟频率的两倍的情况，也就是系统中多个时钟速率差不多的情况，这个时候无法满足采样定理，比如在高速的数据采集系统当中，AD的采集时钟往往比较高，大于系统时钟的一半以上，这时候采用同步化处理无法满足时序设计。由于ADC/DAC电路采集来自不同的时钟源，该电路即可能出现在同一芯片里，也可能出现在不同的ADC/DAC芯片里，但是都存在同样的危险性。