[发明专利]一种双处理器结构的安全控制装置及实现方法在审

专利信息
申请号: 202110734313.X 申请日: 2021-06-30
公开(公告)号: CN113535447A 公开(公告)日: 2021-10-22
发明(设计)人: 柏立悦;金福坤;惠婕 申请(专利权)人: 浙江中控技术股份有限公司
主分类号: G06F11/07 分类号: G06F11/07;G06F11/14
代理公司: 杭州杭诚专利事务所有限公司 33109 代理人: 刘正君
地址: 310051 浙*** 国省代码: 浙江;33
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摘要:
搜索关键词: 一种 处理器 结构 安全 控制 装置 实现 方法
【说明书】:

本发明公开了一种双处理器结构的安全控制装置及实现方法,包括第一处理器、第二处理器、数据缓存器、故障诊断电路、第一看门狗电路、第二看门狗电路和多路输出选择器,本发明的安全控制装置及实现方法中处理器在发生故障后整个系统能继续运行,不会非正常停机;只针对出现故障的处理器进行复位,其他正常工作的部分不会受到影响,提高整个控制系统的稳定性;数据缓存器备份数据,故障处理器复位不会造成数据丢失;故障诊断电路从多个方面进行故障检测,提高了故障检测的能力和效率;当处理器发生故障时,反馈控制电路控制数据输入,防止出现数据堆积。

技术领域

本发明涉及控制领域,尤其是指一种双处理器结构的安全控制装置及实现方法。

背景技术

很多控制装置,在出现故障或失效的时候会非正常停机,停机后则需要重新启动,重启整个系统则可能导致其他可以正常工作的部分的工作受到阻碍而被迫停止,不利于整个系统的稳定。同时,由于整个系统中包含大量的程序,在重启整个系统时会使重启需要的时间大大的延长,从而导致数据的丢失,这些将对工控系统的运行造成极大的危害。目前,常见的解决方法有故障检测和冗余技术,例如,一种在中国专利文献上公开的“基于异构双处理器冗余结构的安全PLC装置和实现方法”,其公告号CN108073105B,所述装置包括:嵌入式ARM处理器、基于FPGA的32位软核RISC处理器、看门狗、安全校验电路、连接ARM处理器及RISC软核处理器的双端口缓冲内存及冗余输入/输入通道电路。方法包括:正常运行状态下,嵌入式ARM处理器与32位软核RISC处理器互为冗余执行PLC逻辑,通过安全校验逻辑电路校验输出结果;当ARM处理器执行故障时,RISC软核处理器将接管PLC快逻辑执行,同时WATCHDOG电路将重置恢复ARM处理器执行状态,确保控制逻辑程序准确可靠执行。此发明虽然利用故障检测和冗余技术在一定程度上解决了出现故障或失效的时候会非正常停机、导致其他可以正常工作的部分受到阻碍而被迫停止工作和数据的丢失问题,但当控制系统无故障时,冗余结构浪费了大量资源,且故障检测只针对心跳数据,检测形式单一。

发明内容

本发明是为了克服现有技术的控制装置在出现故障或失效的时候会非正常停机,重启整个系统则可能导致其他可以正常工作的部分的工作受到阻碍而被迫停止,不利于整个系统的稳定,重启系统可能会造成数据丢失,故障检测形式单一的问题,提供一种双处理器结构的安全控制装置及实现方法。

为了实现上述目的,本发明采用以下技术方案:

一种双处理器结构的安全控制装置,包括第一处理器、第二处理器、数据缓存器、故障诊断电路、第一看门狗电路、第二看门狗电路、多路输出选择器,故障诊断电路分别与第一处理器、第二处理器、第一看门狗电路、第二看门狗电路、多路输出选择器相连,数据缓存器分别与第一处理器和第二处理器相连,多路输出选择器分别与第一处理器和第二处理器相连。第一处理器的第二输入端与数据缓存器的输出端相连,第一处理器的第一输出端与多路输出选择器的第一输入端相连,第一处理器的第二输出端与故障诊断电路的第一输入端相连,故障诊断电路的第一输出端与第一看门狗电路的输入端相连,第一看门狗电路的第一输出端与第一处理器的第三输入端相连,第二处理器的第一输入端接收待处理的分段数据,第二处理器的第二输入端与数据缓存器的输出端相连,第二处理器的第一输出端与多路输出选择器的第二输入端相连,第二处理器的第二输出端与故障诊断电路的第二输入端相连,故障诊断电路的第二输出端与第二看门狗电路的输入端相连,第二看门狗电路的第一输出端与第二处理器的第三输入端相连,故障诊断电路的第三输出端与多路输出选择器的第三输入端相连,数据缓存器的输入端用于接收待处理的分段数据。第一处理器和第二处理器,用于将分段数据进行处理后输出至多路输出选择器;数据缓存器,用于存储等待第一处理器和第二处理器处理的分段数据;故障诊断电路,用于接收处理器的输出信号,若输出信号有异常,则对其对应的看门狗发送控制信号,并向多路输出选择器发送输出选择信号;看门狗电路,用于当收到故障诊断电路的控制信号时,向其对应的处理器发送复位信号使其复位;多路输出选择器,用于根据故障诊断电路发送的输出选择信号完成对第一处理器和/或第二处理器的选择输出。

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