[发明专利]一种低擦除损伤的擦除方法、装置、电子设备及存储介质

说明书

本发明公开了一种低擦除损伤的擦除方法、装置、电子设备及存储介质，其中，方法：在对NOR FLASH进行擦除操作时，错开对芯片中存储单元进行擦除操作的正高压和负高压的建立时间点和/或释放时间点；该方法包含了两个阶段的操作以降低擦除操作的损伤，两个阶段的操作单独使用或同时使用，均可有效地避免正高压与负高压之间产生过大的压差而损伤MOS器件，从而可有效降低NOR FLASH擦除过程中器件产生的损伤。

技术领域

本申请涉及芯片技术领域，具体而言，涉及一种低擦除损伤的擦除方法、装置、电子设备及存储介质。

背景技术

在对NOR FLASH芯片的读写擦操作当中，因为擦除操作过程中使用到的电压差最高，尤其是擦除操作建立时，芯片内部的正负高压建立的过程，因为一些类似电容耦合的作用，瞬间可能产生较高的电压差，可能对芯片内部高压器件造成损伤，会增加芯片的待机功耗，严重时会影响芯片的功能和性能，尤其是在NOR FLASH芯片工艺特征尺寸日益缩小之后，这个问题更加明显。虽然在产品出货前的测试可以通过压力测试对可能出现此问题的芯片进行筛除，但随之而来的是带来测试良率的损失，提高了芯片的成本，所以从源端解决此问题出现的设计方法迫在眉睫。

具体地，NOR FLASH芯片擦除时需通过字线对选中擦除和未选中擦除的存储单元施加相应的电压以进行针对性擦除，存储单元的对应Bulk端还具有7-10V的电压Vbulk，即选中擦除的存储单元上施加了Bulk电压和负高压，未选中擦除的存储单元上施加了Bulk电压和正高压，如图1所示，在进行储存单元擦除过程中，NOR FLASH字线解码电路中，正高压VPP_WL和负高压Vneg会加在字线解码电路的高压NMOS（HV MOS）和高压PMOS（HV PMOS）的源漏两端；而在擦除电压建立的过程中，正高压VPP_WL建立初期会伴随Vbulk电压上升建立而被耦合上升至高于目标电压的电压值，且由于正高压VPP_WL和负高压Vneg是同时建立的，在负高压Vneg达到最低电压值时，正高压VPP_WL仍未下降至目标电压，此时正高压VPP_WL和负高压Vneg之间的压差最大，该压差值接近或超出高压MOS器件的击穿电压，会对高压MOS器件带来损伤，而大大减少NOR Flash擦除编程循环次数。

另外，在擦除电压结束的过程中，存储单元的字线端正高压Vneg和Bulk电压Vbulk之间有一个的等效电容，在擦除电压发电过程中，Vneg随着Vbulk电压快速放电而被耦合到更负的一个电压，直到Vbulk放电结束。而正高压VPP_WL也会因为Bulk电压Vbulk放电而被耦合到更低的电压，但正高压VPP_WL和Bulk电压Vbulk之间的电容较大，VPP_WL被耦合下来的电压差没有Vneg被耦合下来的电压差大，另外，通常正高压VPP_WL切换到供电电压VCC电压值的速度也较快，因此，在擦除电压结束瞬间，正高压VPP_WL和负高压Vbulk之间的压差会瞬间增大，该压差值接近或超出高压MOS器件的击穿电压，会对高压MOS器件带来损伤，而大大减少NOR Flash擦除编程循环次数。

针对上述问题，目前尚未有有效的技术解决方案。

发明内容

本申请实施例的目的在于提供一种低擦除损伤的擦除方法、装置、电子设备及存储介质，有效降低擦除电压对高压MOS器件产生的损伤。

第一方面，本申请实施例提供了一种低擦除损伤的擦除方法，用于NOR FLASH擦除操作，所述方法包括：在对NOR FLASH进行擦除操作时，错开对芯片中存储单元进行擦除操作的正高压和负高压的建立时间点和/或释放时间点。

所述的一种低擦除损伤的擦除方法，其中，错开对芯片中存储单元进行擦除操作的正高压和负高压的建立时间点的过程包括以下步骤：

A1、配置并打开擦除使能信号；

A2、建立用于对芯片中存储单元进行擦除操作的正高压和负高压，所述正高压建立时间点早于所述负高压建立时间点；

A3、利用建立稳定后的正高压和负高压对相应存储单元进行擦除操作。