[发明专利]一种多相DDS产生线性调频信号装置和方法

权利要求书

1.一种多相DDS产生线性调频信号装置，其特征在于，所述装置包括依次连接的：频率累加器模块、相位累加器模块，S组串联设置的相位补偿模块和相位/幅度转换器模块，并串转换模块、数模转换器模块和低通滤波器模块，

其中：当S大于2时，多组串联设置的相位补偿模块和相位/幅度转换器模块并联分别与所述相位累加器模块和所述并串转换模块连接；

所述频率累加器模块的工作时钟频率为f_{CLK_L}，每个CLK_L时钟周期对位宽为N的调频斜率字dFTW进行一次累加，然后与位宽为N的起始频率字FTW0相加，得到位宽为N的频率控制字FTW；

所述相位累加器模块的工作时钟频率为f_{CLK_L}，每个CLK_L时钟周期对位宽为N的频率控制字FTW进行一次累加，得到位宽为N的相位累加字PHA；

所述相位补偿模块的工作时钟频率为f_{CLK_L}，每个CLK_L时钟周期计算一次位宽为N的相位补偿值OFF_x，并与位宽为N的相位累加字PHA相加，得到经过相位补偿后，位宽为N的相位累加字PHA_x；

所述相位/幅度转换器模块的工作时钟频率为f_{CLK_L}，每个CLK_L时钟周期对位宽为N的相位累加字PHA_x进行截位处理，得到位宽为K的相位累加字，然后将该位宽为K的相位累加字作为ROM表的地址进行查表，完成相位到幅度的转换，得到位宽为M且速率为f_{CLK_L}的数字幅度信号DIG_x；

所述并串转换模块输入端的工作时钟频率为f_{CLK_L}，并串转换模块输出端的工作时钟频率为f_{CLK_H}，f_{CLK_H}的频率是f_{CLK_L}的S倍，其中S为多相DDS的相数，每个CLK_L时钟周期对S路位宽为M且速率为f_{CLK_L}的数字幅度信号DIG_x进行并串转换，得到一路位宽为M且速率为f_{CLK_H}的高速数字幅度信号H_DIG；

所述数模转换器模块工作时钟频率为f_{CLK_H}，每个CLK_H时钟周期对输入的高速数字幅度信号H_DIG进行数模转换，得到模拟信号ANA；

所述低通滤波器模块，对模拟信号进行低通滤波，得到最终所需的线性调频信号LFM。

2.根据权利要求1所述的一种多相DDS产生线性调频信号装置，其特征在于，所述相位补偿模块，实时计算出多相DDS产生线性调频信号的相位累加字和单相DDS产生线性调频信号的相位累加字之间的相位差，然后对多相DDS每相的相位累加字进行补偿，使得多相DDS产生的相位累加字单相DDS产生的相位累加字相等，从而实现多相DDS产生的线性调频信号与单相DDS产生的线性调频信号一致。

3.根据权利要求1所述的一种多相DDS产生线性调频信号装置，其特征在于，所述并串转换模块在FPGA芯片和/或DAC芯片中实现。