[发明专利]一种多相DDS产生线性调频信号装置和方法

说明书

本申请提供了一种多相DDS产生线性调频信号装置，所述装置包括依次连接的：频率累加器模块、相位累加器模块，S组串联设置的相位补偿模块和相位/幅度转换器模块，并串转换模块、数模转换器模块和低通滤波器模块，其中：当S大于2时，多组串联设置的相位补偿模块和相位/幅度转换器模块并联分别与所述相位累加器模块和所述并串转换模块连接。

技术领域

本发明涉及DDS产生线性调频信号技术领域，特别涉及一种多相 DDS产生线性调频信号装置和方法。

背景技术

随着技术的进步，DDS芯片和DAC芯片的速率越来越快，可以使用 DDS技术产生的信号的频率越来越高，带宽越来越大，而制约的瓶颈往往在FPGA的工作频率以及FPGA与DDS芯片的通信控制速率上面。

对于FPGA，市面上主流的FPGA，其逻辑和相关资源的工作频率最快也就在500MHz左右，若考虑程序设计的复杂性和可靠性要求等，一般程序中逻辑和时序设计最高工作频率在100MHz～200MHz比较合适。

对于DDS芯片，以ADI公司的AD9914为例，它标称的工作频率为 3.5GHz，而工作在这个频率上的部分包括相位累加器，相位/幅度转换器和数模转换器，而它的频率累加器的工作频率只有3.5GHz的1/24，也就是145.83MHz。

考虑到DAC芯片的速率越来越高，但FPGA中逻辑设计的工作频率却很难提高的因素，可以通过在FPGA中实现多个DDS，产生多路低速的数字信号，再通过并串转换器，产生一路高速的数字信号，然后送入数模转换器，最终产生频率高和带宽大的线性调频信号。

在FPGA中实现多个DDS，每个DDS产生S路低速数字信号，再通过一个S:1的并串转换器，将S路低速数字信号转换成1路高速数字信号，数字信号的速率提高了S倍，然后将高速数字信号送入数模转换器，产生需要的模拟信号。

多相DDS产生线性调频信号存在的一个问题是如何补偿多相DDS 产生线性调频信号的相位累加字和单相DDS产生线性调频信号的相位累加字之间的相位差，这个相位差与线性调频信号起始频点f₀和线性调频信号调频斜率β有关，且随着时钟周期变化。

本发明的方案便是针对上述问题，提出了一种多相DDS产生线性调频信号装置及其方法，从而解决了多相DDS产生线性调频信号与单相DDS 产生线性调频信号不一致的问题。

发明内容

为了克服现有技术存在的不足，本申请提出了一种多相DDS产生线性调频信号装置，所述装置包括依次连接的：频率累加器模块、相位累加器模块，S组串联设置的相位补偿模块和相位/幅度转换器模块，并串转换模块、数模转换器模块和低通滤波器模块，

其中：当S大于2时，多组串联设置的相位补偿模块和相位/幅度转换器模块并联分别与所述相位累加器模块和所述并串转换模块连接。

在一个可能的实现方式中，所述频率累加器模块的工作时钟频率为 f_{CLK_L}，每个CLK_L时钟周期对位宽为N的调频斜率字dFTW进行一次累加，然后与位宽为N的起始频率字FTW0相加，得到位宽为N的频率控制字FTW；

所述相位累加器模块的工作时钟频率为f_{CLK_L}，每个CLK_L时钟周期对位宽为N的频率控制字FTW进行一次累加，得到位宽为N的相位累加字 PHA；

所述相位补偿模块的工作时钟频率为f_{CLK_L}，基于设定的计算公式，每个CLK_L时钟周期计算一次位宽为N的相位补偿值OFF_x，并与位宽为N 的相位累加字PHA相加，得到经过相位补偿后，位宽为N的相位累加字PHA_x；