[发明专利]检测电路及检测方法

说明书

本发明实施例提供一种检测电路及检测方法，检测电路包括：静电防护装置、第一熔丝以及晶体管；其中，所述静电防护装置的第一端与所述第一熔丝的第一端连接，所述静电防护装置与所述第一熔丝的连接端作为第一测试端；所述第一熔丝的第二端与所述晶体管的栅极连接，所述第一熔丝与所述晶体管的连接端作为第二测试端；所述静电防护装置的第二端与所述晶体管的源极、漏极或基底中的至少一者连接，所述静电防护装置与所述晶体管的连接端作为第三测试端。本发明实施例有利于准确测量静电防护装置对晶体管的保护作用。

技术领域

本发明实施例涉及半导体领域，特别涉及一种检测电路及检测方法。

背景技术

静电放电(ESD)是由接触、电短路或介电击穿引起的两个导电物体之间的突发电流。示例性地，芯片在制造或使用过程中，经移动、摩擦等动作产生的静电电荷会积累在芯片中，一旦芯片的某个引脚与外界接触，原本积累在芯片内部的电荷，将从芯片内部向外放电，并在极短时间内产生大电流的静电放电。

随着集成电路集成度的日渐提高，晶体管的栅介质层的厚度越来越薄，较薄的栅介质层更容易因遭受静电放电而发生损毁。基于这一情况，集成电路的制造商一般通过设置静电防护装置来避免静电放电造成的元器件损毁。

发明内容

本发明实施例提供一种检测电路和检测方法，有利于准确测量静电防护装置对晶体管的保护作用。

为解决上述问题，本发明实施例提供一种检测电路，包括：静电防护装置、第一熔丝以及晶体管；其中，所述静电防护装置的第一端与所述第一熔丝的第一端连接，所述静电防护装置与所述第一熔丝的连接端作为第一测试端；所述第一熔丝的第二端与所述晶体管的栅极连接，所述第一熔丝与所述晶体管的连接端作为第二测试端；所述静电防护装置的第二端与所述晶体管的源极、漏极或基底中的至少一者连接，所述静电防护装置与所述晶体管的连接端作为第三测试端。

另外，检测电路还包括：第二熔丝和二极管，所述第二熔丝串接于所述二极管与所述晶体管的栅极之间，所述二极管串接于所述第二熔丝与所述第三测试端之间，所述第二熔丝与所述二极管的连接端作为第四测试端。

另外，所述晶体管为NMOS管，所述二极管的正极与所述第三测试端连接，所述二极管的负极与所述第四测试端连接。

另外，所述晶体管为PMOS管，所述二极管的正极与所述第四测试端连接，所述二极管的负极与所述第三测试端连接。

另外，所述二极管包括并联的第一二极管和第二二极管，所述第一二极管的正极与所述第三测试端连接，负极与所述第四测试端连接，所述第二二极管的负极与所述第三测试端连接，正极与所述第四测试端连接。

另外，所述静电防护装置包括并联的第一静电防护装置和第二静电防护装置，所述检测电路还包括第一电阻和第二电阻；所述第一静电防护装置的第一端与所述第一测试端连接，所述第一静电防护装置的第二端与所述第三测试端连接，所述第一电阻的第一端与所述第一测试端连接，所述第一电阻的第二端分别与所述第一熔丝的第一端和所述第二静电防护装置的第一端连接；所述第二静电防护装置的第一端分别与所述第一电阻的第二端和所述第一熔丝的第一端连接，所述第二静电防护装置的第二端与所述第三测试端连接，所述第二电阻的第一端与所述晶体管连接，所述第二电阻的第二端分别与所述第二静电防护装置的第二端和所述第三测试端连接。

另外，所述静电防护装置包括二极管、晶体管或晶闸管。

另外，所述静电防护装置的第二端与所述晶体管的源极和漏极连接。

另外，所述静电防护装置的第二端与所述晶体管的基底连接。

另外，所述静电防护装置的第二端与所述晶体管的源极、漏极以及基底连接。