[发明专利]半导体装置和电子设备

说明书

本技术涉及在通过伪配线保持贴合接合强度的同时，能够抑制因伪配线而引起的电容量变动所造成的特性变动的半导体装置、固态成像元件、成像装置和电子设备。半导体装置包括：两个以上芯片，每个芯片在其接合面上形成有用于建立电连接的配线，通过接合彼此相对的接合面来层叠这些芯片。在半导体器件中，通过周期性地重复地布置包括共有同一浮动扩散触点的多个像素的每个共用单元来设置区域。在接合面上，在该区域的中心位置以共用单元的间距来设置伪配线。本技术可以应用于CMOS图像传感器。

本申请是申请日为2016年02月12日、发明名称为“半导体装置、固态成像元件、成像装置和电子设备”的申请号为201680010860.0专利申请的分案申请。

技术领域

本技术涉及半导体装置、固态成像元件、成像装置和电子设备，更具体地，涉及如下的半导体装置、固态成像元件、成像装置和电子设备：对于通过贴合多个芯片而层叠构成的装置，在借助伪配线保持贴合的接合强度的同时，能够抑制因伪配线而引起的电容量变动所导致的特性变动。

背景技术

作为通过接合两个以上半导体芯片来制造层叠型半导体装置的技术，在两个芯片之间的接合面上形成配线层，并且在接合面(bonding surface)上的布线层处将芯片贴合在一起，以进行电连接。

在固态成像元件的情况下，采用如下构造：其中，通过经由电连接单元来贴合其上形成有光电转换单元的晶片和包括被构造用于执行信号处理的电路的晶片，信号经由贴合面上的配线单元从光电转换单元被传送至信号处理电路。

作为针对该固态成像元件的技术，提出了如下技术：在贴合面上形成电连接至形成有光电转换单元的部分的真实连接配线单元和未电连接至除了形成有光电转换单元的部分之外的部分的伪配线，并且以相同间隔布置真实连接配线单元和伪配线，从而提高制造时的产率(参见专利文献1)。

引用列表

专利文献

专利文献1：日本专利申请特开第2013-168623号公报

发明内容

技术问题

顺便提及地，在贴合配线层的情况下，需要将接合面上的金属的覆盖率保持在预定范围内，以便保持接合面的平坦度及其贴合强度。因此，为了将金属的覆盖率保持在预定范围内，提出将伪配线布置在接合面上。

然而，在固态成像元件的情况下，有时会发生位于像素内的伪配线被反射在输出图像中的现象。这种现象被认为是根据伪配线的布置而由因伪配线之间的耦合导致的各像素的寄生电容的变动引起的。

只要器件由彼此层叠的芯片构成，即使对于固态成像元件以外的器件来说，由于伪配线的耦合，也会出来因电容量变动而引起的特性波动。例如，在叠层结构中形成闪速存储器等的情况下，可能因伪配线而使每个单元间存在特性变化，并且变得难以执行适当的动作。

鉴于上述情况而完成本技术，特别地，本技术的目的在于：对于通过贴合多个芯片而层叠构造的装置，在借助伪配线保持芯片的贴合的接合强度的同时，能够抑制因伪配线而引起的电容量变动所造成的特性变动。

技术方案

根据本技术的方面的半导体装置包括：两个以上芯片，其中，电连接的配线形成在接合面上，并且彼此相对的接合面被接合而层叠；并且在半导体装置中，对于以预定单位周期性地重复布置配线的区域，以与预定单位相对应的间距在接合面上布置伪配线。

半导体装置可以为固态成像元件，其中，对于固态成像元件的像素的以预定单位周期性地重复布置配线的区域，以与所述预定单位相对应的间距在接合面上设置伪配线。

可以使布置在彼此相对的接合面的一者上的伪配线和布置在彼此相对的接表面的另一者上的伪配线具有基本相同的图案。