[发明专利]下降沿延迟电路、上升沿延迟电路以及存储器

权利要求书

1.一种下降沿延迟电路，其特征在于，包括：第一反相器、第二反相器、第一电容、第二电容、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管；

所述第一反相器的输入端连接于一输入信号；

所述第一PMOS晶体管、所述第一NMOS晶体管和所述第二NMOS晶体管串联在电源端和地之间，所述第一PMOS晶体管、所述第一NMOS晶体管和所述第二NMOS晶体管的控制端电连接于所述第一反相器的输出端；

所述第一电容电连接于所述第一反相器的输出端和所述第一NMOS晶体管的源端之间；

所述第二PMOS晶体管和所述第三NMOS晶体管串联在电源端和地之间，所述第二PMOS晶体管和所述第三NMOS晶体管的控制端电连接于所述第一NMOS晶体管的漏端；

所述第四NMOS晶体管的控制端连接于所述输入信号，源端连接于地，漏端连接于所述第二反相器的输入端；

所述第二反相器的输入端还电连接于所述第二PMOS晶体管的漏端，所述第二反相器的输出端作为所述下降沿延迟电路的输出端。

2.根据权利要求1所述的下降沿延迟电路，其特征在于，还包括第三PMOS晶体管；

所述第三PMOS晶体管连接于所述第二PMOS晶体管的漏端和所述第二反相器的输入端之间，所述第三PMOS晶体管的控制端电连接于所述输入信号。

3.根据权利要求1或2所述的下降沿延迟电路，其特征在于，当所述电源端的电源电压在预设范围内时，所述延迟电路的延迟时间的变化比值在预设比例内。

4.根据权利要求1或2所述的下降沿延迟电路，其特征在于，所述第一NMOS晶体管、所述第二NMOS晶体管和所述第二PMOS晶体管的宽长比均小于1。

5.一种上升沿延迟电路，其特征在于，包括：第一反相器、第二反相器、第一电容、第二电容、第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第四PMOS晶体管、第一NMOS晶体管和第三NMOS晶体管；

所述第一反相器的输入端连接于一输入信号；

所述第一PMOS晶体管、所述第三PMOS晶体管和第一NMOS晶体管串联在电源端和地之间，所述第一PMOS晶体管、所述第三PMOS晶体管和第一NMOS晶体管的控制端电连接于所述第一反相器的输出端；

所述第一电容电连接于所述第一反相器的输出端和所述第三PMOS晶体管的源端之间；

所述第二PMOS晶体管和第三NMOS晶体管串联在电源端和地之间，所述第二PMOS晶体管和第三NMOS晶体管的控制端电连接于所述第三PMOS晶体管的漏端；

所述第四PMOS晶体管的控制端连接于所述输入信号，源端连接于电源端，漏端连接于所述第二反相器的输入端；

所述第二反相器的输入端还电连接于所述第三NMOS晶体管的漏端，所述第二反相器的输出端作为所述上升沿延迟电路的输出端。

6.根据权利要求5所述的上升沿延迟电路，其特征在于，还包括第二NMOS晶体管；

所述第二NMOS晶体管连接于所述第二PMOS晶体管的漏端和所述第二反相器的输入端之间，所述第二NMOS晶体管的控制端电连接于所述输入信号。

7.根据权利要求5或6所述的上升沿延迟电路，其特征在于，当所述电源端的电源电压在预设范围内时，所述延迟电路的延迟时间的变化比值在预设比例内。

8.根据权利要求5或6所述的上升沿延迟电路，其特征在于，所述第二PMOS晶体管、所述第三PMOS晶体管和所述第一NMOS晶体管的宽长比均小于1。

9.一种存储器，其特征在于，包括如权利要求1-4任一项所述的下降沿延迟电路。

10.一种存储器，其特征在于，包括如权利要求5-8任一项所述的上升沿延迟电路。