[发明专利]下降沿延迟电路、上升沿延迟电路以及存储器

说明书

本公开提供一种下降沿延迟电路和上升沿延迟电路。该下降沿延迟电路包括：第一反相器、第二反相器、第一电容、第二电容、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管；第一PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管串联在电源和地之间，第一PMOS晶体管、第一NMOS晶体管和第二NMOS晶体管电连接第一反相器；第一电容连接第一反相器和第一NMOS晶体管之间；第二PMOS晶体管和第三NMOS晶体管串联在电源和地之间，第二PMOS晶体管和第三NMOS晶体管电连接第一NMOS晶体管；第四NMOS晶体管连接输入信号，漏端连接第二反相器的输入端；第二反相器的输入端电连接第二PMOS晶体管。该电路能够在电源电压不同时提供基本一致的延迟时间。

技术领域

本公开涉及电路技术领域，具体而言，涉及一种下降沿延迟电路、上升沿延迟电路以及存储器。

背景技术

延迟电路在半导体行业广泛应用，但是，相关技术中的延迟电路，采用反相器和电容组合实现延迟功能，当电源电压变化时，延迟时间会随电源电压的变化而出现剧烈变化，影响电路性能。

在所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开提供一种下降沿延迟电路、上升沿延迟电路及存储器，可以解决延迟时间随电源电压的变化而剧烈变化的问题，能够在电源电压不同时提供基本一致的延迟时间。

本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。

本公开实施例提供一种下降沿延迟电路，包括：第一反相器、第二反相器、第一电容、第二电容、第一PMOS晶体管、第二PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管、第三NMOS晶体管和第四NMOS晶体管；所述第一反相器的输入端连接于一输入信号；所述第一PMOS晶体管、所述第一NMOS晶体管和所述第二NMOS晶体管串联在电源端和地之间，所述第一PMOS晶体管、所述第一NMOS晶体管和所述第二NMOS晶体管的控制端电连接于所述第一反相器的输出端；所述第一电容电连接于所述第一反相器的输出端和所述第一NMOS晶体管的源端之间；所述第二PMOS晶体管和所述第三NMOS晶体管串联在电源端和地之间，所述第二PMOS晶体管和所述第三NMOS晶体管的控制端电连接于所述第一NMOS晶体管的漏端；所述第四NMOS晶体管的控制端连接于所述输入信号，源端连接于地，漏端连接于所述第二反相器的输入端；所述第二反相器的输入端还电连接于所述第二PMOS晶体管的漏端。

在本公开的一些示例性实施例中，上述下降沿延迟电路还包括第三PMOS晶体管；所述第三PMOS晶体管连接于所述第二PMOS晶体管的漏端和所述第二反相器的输入端之间，所述第三PMOS晶体管的控制端电连接于所述输入信号。

在本公开的一些示例性实施例中，当所述电源端的电源电压在预设范围内时，所述延迟电路的延迟时间的变化比值在预设比例内。

在本公开的一些示例性实施例中，所述第一NMOS晶体管、所述第二NMOS晶体管和所述第二PMOS晶体管的宽长比均小于1。