[发明专利]半导体器件结构及其形成方法

权利要求书

1.一种半导体器件结构，其特征在于，包括：

衬底，所述衬底具有第一冗余区域和第二冗余区域，其中，所述衬底的材质为锗化硅；

第一电容，所述第一电容形成于所述第一冗余区域，其中，所述第一电容包括第一导电类型的第一阱区、第二导电类型的第一伪栅以及形成于所述第一导电类型的第一阱区和第二导电类型的第一伪栅之间的第一栅极介质层，所述第一阱区形成于所述第一冗余区域的所述衬底内，所述第一伪栅形成于所述第一阱区上，所述第一阱区作为所述第一电容的负极板，所述第一电容的负极板用于连接负电压，所述第一伪栅作为所述第一电容的正极板，所述第一电容的正极板用于连接正电压，所述第一伪栅的材质为具有N⁺型掺杂离子的多晶硅；

第二电容，所述第二电容形成于所述第二冗余区域，其中，所述第二电容包括第一导电类型的第二阱区、第二导电类型的第三阱区、第一导电类型的第二伪栅以及形成于所述第二导电类型的第三阱区和第一导电类型的第二伪栅之间的第二栅极介质层，所述第二阱区形成于所述第二冗余区域的所述衬底内，所述第三阱区形成于所述第二阱区内，所述第二伪栅形成于所述第三阱区上，所述第三阱区作为所述第二电容的正极板，所述第二电容的正极板用于连接正电压，所述第二伪栅作为所述第二电容的负极板，所述第二电容的负极板用于连接负电压，所述第一伪栅的材质为具有P+型掺杂离子的多晶硅，所述第一导电类型为N型，所述第二导电类型为P型；

第一导电类型的第一掺杂区、第一导电类型的第二掺杂区和第二导电类型的第三掺杂区，所述第一掺杂区形成于所述第一阱区内，所述第二掺杂区形成于所述第二阱区内，所述第三掺杂区形成于所述第三阱区内；

接触插塞，所述接触插塞包括第一接触插塞、第二接触插塞、第三接触插塞、第四接触插塞和第五接触插塞，其中，所述第一接触插塞对准所述第一掺杂区，所述第二接触插塞对准所述第二掺杂区，所述第三接触插塞对准所述第三掺杂区，所述第四接触插塞对准所述第一伪栅，所述第五接触插塞对准所述第二伪栅，其中，所述第一接触插塞的材质、所述第二接触插塞的材质、所述第三接触插塞的材质、所述第四接触插塞的材质和所述第五接触插塞的材质均为钨。

2.一种半导体器件结构的形成方法，其特征在于，包括：

提供一衬底，所述衬底具有第一冗余区域和第二冗余区域，其中，所述衬底的材质为锗化硅；

形成第一电容和第二电容，所述第一电容形成于所述第一冗余区域，所述第二电容形成于所述第二冗余区域，其中，所述第一电容包括第一导电类型的第一阱区、第二导电类型的第一伪栅以及形成于所述第一导电类型的第一阱区和第二导电类型的第一伪栅之间的第一栅极介质层，所述第一阱区形成于所述第一冗余区域的所述衬底内，所述第一伪栅形成于所述第一阱区上，所述第一阱区作为所述第一电容的负极板，所述第一电容的负极板用于连接负电压，所述第一伪栅作为所述第一电容的正极板，所述第一电容的正极板用于连接正电压，所述第一伪栅的材质为具有N⁺型掺杂离子的多晶硅，所述第一导电类型为N型，所述第二导电类型为P型；

所述第二电容包括第一导电类型的第二阱区、第二导电类型的第三阱区、第一导电类型的第二伪栅以及形成于所述第二导电类型的第三阱区和第一导电类型的第二伪栅之间的第二栅极介质层，所述第二阱区形成于所述第二冗余区域的所述衬底内，所述第三阱区形成于所述第二阱区内，所述第二伪栅形成于所述第三阱区上，所述第三阱区作为所述第二电容的正极板，所述第二电容的正极板用于连接正电压，所述第二伪栅作为所述第二电容的负极板，所述第二电容的负极板用于连接负电压，所述第一伪栅的材质为具有P+型掺杂离子的多晶硅；

形成第一导电类型的第一掺杂区和第二掺杂区，所述第一掺杂区形成于所述第一阱区内，所述第二掺杂区形成于所述第二阱区内；

形成第二导电类型的第三掺杂区，所述第三掺杂区形成于所述第三阱区内；以及，

形成接触插塞，所述接触插塞包括第一接触插塞、第二接触插塞、第三接触插塞、第四接触插塞和第五接触插塞，所述第一接触插塞对准所述第一掺杂区，所述第二接触插塞对准所述第二掺杂区，所述第三接触插塞对准所述第三掺杂区，所述第四接触插塞对准所述第一伪栅，所述第五接触插塞对准所述第二伪栅。