[发明专利]半导体器件结构及其形成方法

说明书

本发明提供一种半导体器件结构及其形成方法，所述半导体器件结构包括第一电容和第二电容，所述第一电容形成于第一冗余区域，所述第二电容形成于第二冗余区域，由于所述第一电容和所述第二电容均形成于衬底的冗余区域，由此，能够避免占用器件区域的面积。

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体器件结构及其形成方法。

背景技术

电容器是集成电路中的重要组成单元，广泛运用于存储器、微波、射频、智能卡、高压和滤波等芯片中。在MOS（Metal-Oxide-Semiconductor，金属氧化物半导体）器件中，常用的电容器一般包括MOM（Metal-Oxide-Metal，金属-氧化层-金属）电容、MIM (Metal-Insulator-Metal，金属-绝缘层-金属) 电容和PIP（Poly- Insulator-Poly，多晶硅-绝缘层-多晶硅）电容。但在上述的电容器中，存在如下问题：上述电容通常形成于衬底的器件区域，因此需要将电容器与其相邻的元器件隔离开，由此会占用器件区域的面积。

发明内容

本发明的目的在于提供一种半导体器件结构及其形成方法，以避免占用器件区域的面积。

为实现上述目的，本发明提供一种半导体器件结构，包括：衬底，所述衬底具有第一冗余区域和第二冗余区域；第一电容，所述第一电容形成于所述第一冗余区域，其中，所述第一电容包括第一导电类型的第一阱区、第二导电类型的第一伪栅以及形成于所述第一导电类型的第一阱区和第二导电类型的第一伪栅之间的第一栅极介质层，所述第一阱区形成于所述第一冗余区域的所述衬底内，所述第一伪栅形成于所述第一阱区上；第二电容，所述第二电容形成于所述第二冗余区域，其中，所述第二电容包括第一导电类型的第二阱区、第二导电类型的第三阱区、第一导电类型的第二伪栅以及形成于所述第二导电类型的第三阱区和第一导电类型的第二伪栅之间的第二栅极介质层，所述第二阱区形成于所述第二冗余区域的所述衬底内，所述第三阱区形成于所述第二阱区内，所述第二伪栅形成于所述第三阱区上。

可选的，在所述的半导体器件结构中，所述半导体器件结构还包括第一导电类型的第一掺杂区、第一导电类型的第二掺杂区和第二导电类型的第三掺杂区，所述第一掺杂区形成于所述第一阱区内，所述第二掺杂区形成于所述第二阱区内，所述第三掺杂区形成于所述第三阱区内。

可选的，在所述的半导体器件结构中，所述半导体器件还包括接触插塞，所述接触插塞包括第一接触插塞、第二接触插塞、第三接触插塞、第四接触插塞和第五接触插塞，其中，所述第一接触插塞对准所述第一掺杂区，所述第二接触插塞对准所述第二掺杂区，所述第三接触插塞对准所述第三掺杂区，所述第四接触插塞对准所述第一伪栅，所述第五接触插塞对准所述第二伪栅。

可选的，在所述的半导体器件结构中，所述第一导电类型为N型，所述第二导电类型为P型。

基于同一发明构思，本发明还提供一种半导体器件结构的形成方法，包括：提供一衬底，所述衬底具有第一冗余区域和第二冗余区域；形成第一电容和第二电容，所述第一电容形成于所述第一冗余区域，所述第二电容形成于所述第二冗余区域，其中，所述第一电容包括第一导电类型的第一阱区、第二导电类型的第一伪栅以及形成于所述第一导电类型的第一阱区和第二导电类型的第一伪栅之间的第一栅极介质层，所述第一阱区形成于所述第一冗余区域的所述衬底内，所述第一伪栅形成于所述第一阱区上；所述第二电容包括第一导电类型的第二阱区、第二导电类型的第三阱区、第一导电类型的第二伪栅以及形成于所述第二导电类型的第三阱区和第一导电类型的第二伪栅之间的第二栅极介质层，所述第二阱区形成于所述第二冗余区域的所述衬底内，所述第三阱区形成于所述第二阱区内，所述第二伪栅形成于所述第三阱区上。

可选的，在所述的半导体器件结构的形成方法中，所述第一阱区和所述第二阱区均通过第一离子注入工艺形成，所述第一离子注入工艺采用第一导电类型的离子；其中，所述第一离子注入工艺的浓度为1E15/cm² ～15E15/ cm²。