[发明专利]行解码结构及存储器

权利要求书

1.一种行解码结构，其特征在于，包括存储阵列、列解码单元、第一行解码单元、第二行解码单元、逻辑控制单元和地址进位单元，所述存储阵列与所述列解码单元连接；

所述存储阵列包括至少两页存储单元，每页所述存储单元包括第一部分存储单元和第二部分存储单元，所述第一行解码单元的输出端连接若干第一字线，每一所述第一字线均连接一页存储单元中的所述第一部分存储单元，所述第二部分存储单元均与所述第二行解码单元连接，其中，所述第一部分存储单元和所述第二部分存储单元均包括至少一个存储单元；

所述地址进位单元分别与所述第一行解码单元、所述第二行解码单元、列解码单元和所述逻辑控制单元连接，所述逻辑控制单元用于向所述第二行解码单元和所述地址进位单元的第一输入端输入高位地址以及向所述列解码单元和所述地址进位单元的第二输入端输入低位地址，所述地址进位单元用于向所述第一行解码单元输入含有地址进位标记的字线地址；

当所述行解码结构读取至当前页存储单元电连接的所述第二部分存储单元内的字节时，所述地址进位单元产生地址进位标记，所述第一行解码单元接收所述地址进位标记后，所述第一行解码单元的输出连接至下一页存储单元连接的所述第一字线，所述当前页存储单元为正在读取的存储单元，所述下一页存储单元为未读取的所述当前页存储单元的相邻页存储单元。

2.如权利要求1所述的行解码结构，其特征在于，所述地址进位单元包括与门和若干半加器，所述与门的输出端连接其中一个半加器的加数输入端，每个所述半加器的进位端连接相邻所述半加器的加数输入端。

3.如权利要求2所述的行解码结构，其特征在于，所述与门的第一输入端通过所述低位地址与所述列解码单元的输入端连接，所述与门的第二输入端连接读取线。

4.如权利要求2所述的行解码结构，其特征在于，所述半加器的数据输出端通过所述字线地址连接所述第一行解码单元，所述半加器的被加数输入端连接所述高位地址。

5.如权利要求1所述的行解码结构，其特征在于，所述列解码单元的输出端连接若干字节选择线，所述字节选择线连接所述存储单元。

6.如权利要求1所述的行解码结构，其特征在于，所述第二行解码单元的输出端连接若干第二字线，每一所述第二字线连接所述一页存储单元中的所述第二部分存储单元。

7.如权利要求1所述的行解码结构，其特征在于，所述存储单元为非易失性存储单元。

8.一种存储器，其特征在于，包括权利要求1至7任意一项所述的行解码结构。