[发明专利]行解码结构及存储器

说明书

本发明提供了一种行解码结构及存储器，所述行解码结构包括存储阵列、列解码单元、第一行解码单元、第二行解码单元、逻辑控制单元和地址进位单元；所述存储阵列包括至少两页存储单元，每页所述存储单元包括第一部分存储单元和第二部分存储单元，所述第一部分存储单元均与所述第一行解码单元连接，所述第二部分存储单元均与所述第二行解码单元，所述地址进位单元用于向所述第一行解码单元输入含有地址进位标记的字线地址，提升了存储器连续读操作时的最快读取速度，保证了串行连续读取的可靠性。

技术领域

本发明涉及存储器技术领域，尤其涉及一种行解码结构及存储器。

背景技术

现有技术中，如图1和图2所示，行存储器包括行解码单元、存储阵列第一页存储单元、存储阵列第二页存储单元，行解码单元的输出第一字线WLn和第二字线WLn+1。第一字线WLn连接存储阵列第一页存储单元，第二字线WLn+1连接存储阵列第二页存储单元。在串行连续读取存储器过程中，由存储器的当前页切换至下一页时，即由存储阵列第一页存储单元的Byte(m)切换至存储阵列第二页存储单元的Byte(0)时，由于存储器的下一页的字线WLn+1需要建立时间，探测电压VSENSE重新施加至存储器的下一页也需要建立时间t_su，图2中t_su为PCLn至PCLn+1节点所需要的时间，PCLn为第一页存储单元的Byte(m)的电压检测节点，PCLn+1为存储阵列第二页存储单元的Byte(0)的检测电压节点。对存储器的第一字节读取的有效时间比其他字节短，为保证读取结果的可靠性，需要相对更慢的频率来读取下一页的字节，从而限制了存储器整体的最高读取速率。

现有技术中，还有一种大容量存储器的存储器，为了提高存储器整体的最高读取速率，图3为现有技术中大容量存储器的存储器结构示意图。参照图3，该大容量存储器的存储器包括，若干存储块，相邻地址的数据存储在不同的存储块中，每一个存储块均连接一列解码数据缓存单元，存储器在存储块间交替读取。在读取当前块数据时，下一块的地址和所需探测电压完全建立，提高了存储器整体的最高读取速率。但是该大容量存储器的存储器为了保证每个存储块均能完成字节、页的擦写功能，需要设置多个列解码和数据缓存单元。但是对于带电可擦可编程只读存储器来说，浪费过多面积来设置解码单元，会增加芯片的面积及成本。

公开号为CN112735497A的发明专利公开了一种字线建立方法，包括根据字节的位数将存储器中每一存储单元中的字线划分为若干页；在所述字线的首页和所述首页的相邻页之间连接字线缓冲电路，以加快所述字线的建立速度。该发明通过在字线的首页和首页的相邻页之间连接字线缓冲电路，可以加快字线首页的建立速度，从而减少字线切换时字线的建立时间，进而在增加尽可能小的版图面积的基础上，有效地解决SPI闪存存储器中字线建立的瓶颈。但是该发明增加了字线缓冲电路，字线在建立过程中需要经过缓冲电路的缓冲，经过缓冲电路的时间会降低存储器的最高读取速率。

因此，有必要提供一种行解码结构及存储器以解决上述的现有技术中存在的问题。

发明内容

本发明的目的在于提供一种行解码结构及存储器，以解决非易失性存储器在切换页地址时的读取速度不快、连续读操作时读取速度不快、增加缓冲电路降低存储器的最高读取速率的问题。

为实现上述目的，本发明的所述行解码结构包括存储阵列、列解码单元、第一行解码单元、第二行解码单元、逻辑控制单元和地址进位单元，所述存储阵列与所述列解码单元连接；

所述存储阵列包括至少两页存储单元，每页所述存储单元包括第一部分存储单元和第二部分存储单元，所述第一部分存储单元均与所述第一行解码单元连接，所述第二部分存储单元均与所述第二行解码单元连接，其中，所述第一部分存储单元和所述第二部分存储单元均包括至少一个存储单元；