[发明专利]多通道瞬时电压抑制装置

说明书

本发明公开一种多通道瞬时电压抑制装置，其包括一半导体基板、一半导体层、至少两个双向瞬时电压抑制结构与至少一个隔离沟渠。半导体基板具有第一导电型，半导体基板耦接一接地端。半导体层具有与第一导电型相反的第二导电型，半导体层设于半导体基板上。至少两个双向瞬时电压抑制结构设于半导体层中，每一双向瞬时电压抑制结构耦接一输入输出埠与接地端。隔离沟渠设于半导体基板与半导体层中，隔离沟渠设于双向瞬时电压抑制结构之间，隔离沟渠的高度大于半导体层的厚度，且隔离沟渠围绕双向瞬时电压抑制结构。

技术领域

本发明关于一种瞬时电压抑制装置，且特别关于一种多通道瞬时电压抑制装置。

背景技术

静电放电(ESD)损坏已成为以纳米级互补式金氧半(CMOS)工艺制造的CMOS集成电路(IC)产品的主要可靠性问题。静电放电保护装置通常设计为用于释放静电放电能量，因此可以防止集成电路芯片受到静电放电损坏。

在传统技术领域中，瞬时电压抑制器经常用于静电放电保护。请参照图1，图1为现有技术的低电容瞬时电压抑制器的电路示意图。瞬时电压抑制器1包括一电源箝位装置10、多个第一二极管12与多个第二二极管14。为了降低瞬时电压抑制器所提供的电流释放路径上的等效电容，现有技术领域经常设置一个或更多二极管在输入输出埠I/O1或I/O2及电源端PWR之间，同时亦设置一个或更多二极管在输入输出埠I/O1或I/O2及接地端GND之间，因此电流释放路径上的等效电容经由二极管串联所构成的寄生电容而降低。然而，随着瞬时电压抑制器的通道数量增加，设置在每一通道的额外二极管可造成瞬时电压抑制器所需的电路面积大量增加，进而显著地增加电路成本。

因此，本发明在针对上述的困扰，提出一种多通道瞬时电压抑制装置，以解决现有所产生的问题。

发明内容

本发明的主要目的在于提供一种多通道瞬时电压抑制装置，其为达到低电容的目的，并在不串联额外元件下，降低布局面积、串联电阻与成本。

为了达到上述目的，本发明提供一种多通道瞬时电压抑制装置，其包括一半导体基板、一半导体层、至少两个双向瞬时电压抑制结构与至少一个隔离沟渠。半导体基板具有第一导电型，半导体基板耦接一接地端。半导体层具有与第一导电型相反的第二导电型，半导体层设于半导体基板上。至少两个双向瞬时电压抑制结构设于半导体层中，每一双向瞬时电压抑制结构耦接一输入输出埠与接地端。隔离沟渠设于半导体基板与半导体层中，隔离沟渠设于双向瞬时电压抑制结构之间，隔离沟渠的高度大于半导体层的厚度，且隔离沟渠围绕双向瞬时电压抑制结构。

在本发明的一实施例中，每一双向瞬时电压抑制结构包括一第一掺杂井区、一第一掺杂区、一第二掺杂区、一第二掺杂井区、一第三掺杂区与一第四掺杂区。第一掺杂井区具有第一导电型，第一掺杂井区设于半导体层中。第一掺杂区具有第一导电型，第一掺杂区设于第一掺杂井区中。第二掺杂区具有第二导电型，第二掺杂区设于第一掺杂井区中，第一掺杂区与第二掺杂区耦接输入输出埠。第二掺杂井区具有第一导电型，第二掺杂井区设于半导体层中。第三掺杂区具有第二导电型，第三掺杂区设于第二掺杂井区中。第四掺杂区具有第一导电型，第四掺杂区设于第二掺杂井区中，第三掺杂区与第四掺杂区耦接接地端。

在本发明的一实施例中，第二掺杂区与半导体基板之间的最短距离大于第二掺杂区与第二掺杂井区之间的最短距离。

在本发明的一实施例中，第三掺杂区与半导体基板之间的最短距离大于第三掺杂区与第一掺杂井区之间的最短距离。

在本发明的一实施例中，每一双向瞬时电压抑制结构包括两个掺杂区，所有掺杂区具有第一导电型，所有掺杂区设于半导体层中，并分别耦接输入输出埠与接地端。

在本发明的一实施例中，所有掺杂区之间的最短距离小于每一掺杂区与半导体基板之间的最短距离。

在本发明的一实施例中，每一双向瞬时电压抑制结构包括一掺杂井区，掺杂井区具有第二导电型，掺杂井区设于半导体层中，所有掺杂区设于掺杂井区中。