[发明专利]一种二维半导体材料晶体管及其制备方法

权利要求书

1.一种顶栅二维半导体材料晶体管，其特征在于，所述晶体管包括：

衬底；

生长于所述衬底上的二维半导体材料，优选为晶圆级二维半导体材料，更优选为单层二维材料；

沉积于所述二维半导体材料上的源漏接触电极和源漏外电极；

栅绝缘层；和

顶部电极层。

2.根据权利要求1所述的顶栅二维半导体材料晶体管，其特征在于，所述源漏接触电极、所述源漏外电极和/或所述顶部电极为分立电极。

3.根据权利要求1或2所述的顶栅二维半导体材料晶体管，其特征在于：

所述衬底材料选自以下一种或多种：蓝宝石、二氧化硅和玻璃；

所述二维半导体材料为二维过渡金属硫族化合物或其异质结构，优选自以下一种或多种：二硫化钼、二硫化钨、二硒化钼、二硒化钨；

所述源漏接触电极的材料选自以下一种或多种：金、钛金、钯金、铋和铂金；

所述源漏外电极的材料选自以下一种或多种：金、钛金、铜、ITO和金钛金；

所述栅绝缘层的材料选自以下一种或多种：氧化铪、氧化铝、氧化锆、氧化铪锆、栅极绝缘层和氧化钛；和/或

所述顶部电极的材料选自以下一种或多种：钛金、钯金、铂金、铜和ITO。

4.根据权利要求1-3中任一项所述的顶栅二维半导体材料晶体管，其特征在于：

所述源漏接触电极的厚度为10纳米以下、优选为5纳米以下、最优选为5纳米；

所述源漏外电极的厚度为10-80纳米、优选为15-50纳米、更优选为20-40纳米、最优选为30纳米；和/或

所述栅绝缘层的厚度为30纳米以下、优选为25纳米以下、最优选为20纳米。

5.根据权利要求1-4中任一项所述的顶栅二维半导体材料晶体管，其特征在于：

所述衬底为蓝宝石衬底，所述蓝宝石衬底的尺寸优选为2英寸或4英寸；

所述二维半导体材料是化学气相沉积法生长的单层二硫化钼；

所述源漏接触电极为5纳米金电极；

所述源漏外电极为30纳米金钛金电极；

所述栅绝缘层为原子层沉积生长的20纳米氧化铪；和/或

所述顶部电极是30纳米钯金。

6.如权利要求1-5中任一项所述顶栅二维半导体材料晶体管的制备方法，其特征在于，所述方法依次包括以下步骤：

(1)在衬底上生长二维半导体材料；

(2)沉积源漏接触电极和源漏外电极；

(3)通过刻蚀定义二维半导体沟道；

(4)生长栅绝缘层；和

(5)沉积顶部电极。

7.根据权利要求6所述的制备方法，其特征在于：

步骤(1)中将所述二维半导体材料直接生长于衬底上；

步骤(2)中采用紫外曝光技术对源漏接触电极和/或源漏外电极进行图案化；

步骤(3)中采用紫外曝光技术对沟道部分进行图案化，采用干法刻蚀去除二硫化钼沟道以外部分的半导体薄膜；

步骤(4)中的栅绝缘层利用原子层沉积系统进行沉积；和/或

步骤(5)中采用紫外曝光技术对顶部电极进行图案化。

8.根据权利要求7所述的制备方法，其特征在于，步骤(3)中刻蚀采用的气体选自以下一种或多种：氧气、氩气和四氟化碳。

9.根据权利要求6所述的制备方法，其特征在于，步骤(2)中制备源漏外电极的方法选自以下一种或多种：热蒸发、电子束蒸镀、磁控溅射。

10.一种CMOS工艺兼容的集成电路制备方法，其特征在于，所述集成电路制备方法包含根据权利要求6-9中任一项所述的方法。