[发明专利]一种二维半导体材料晶体管及其制备方法

说明书

本发明提供了一种顶栅二维半导体材料晶体管、其制备方法及相应的CMOS工艺兼容的集成电路制备方法。所述结构的晶圆级顶栅晶体管可以实现优异的电学性能和极高的成品良率，且该结构的制备方法不涉及任何二维材料通常采用的干法或湿法转移过程，所采用的所有工艺均与当前CMOS集成电路工艺兼容，具有很高的实际应用价值。

技术领域

本发明总体上涉及微纳加工和半导体制造领域，特别涉及CMOS工艺兼容的晶圆级二维半导体材料晶体管及其制备方法。

背景技术

根据摩尔定律，半导体行业的发展要求器件集成密度不断增加，然而在逐步缩小器件尺度的过程中，晶体管栅控能力减弱、发热与功耗增加等一系列技术问题阻碍了其进一步发展，因此当前亟需新型半导体材料以推动后摩尔时代高性能低功耗器件的发展。二维过渡金属硫族化合物(TMDCs)因其具有单原子层结构、合适的带隙以及良好的电学性能，成为了十分具有发展前景的替代材料。以二硫化钼为沟道材料制成的晶体管具有良好的开关比和迁移率，可以满足工业应用需求。然而有关大面积二硫化钼器件制备的技术工艺还十分缺乏，导致其无法实现大规模工业应用。

作为集成电路制备的常用方法之一，CMOS工艺制作步骤是需要经过一系列的复杂的化学和物理操作最终形成集成电路。简化的CMOS工艺由14 个生产步骤组成：(1)双阱注入在硅片上生成N阱和P阱。(2)浅槽隔离用于隔离硅有源区。(3)通过生长栅氧化层、淀积多晶硅和刻印得到栅结构。 (4)LDD注入形成源漏区的浅注入。(5)制作侧墙在随后的源、漏注入当中保护沟道。(6)中等能量的源、漏注入，形成的结深大于LDD的注入深度。(7)金属接触形成硅化物接触将金属钨和硅紧密结合在一起。(8)局部互连形成晶体管和触点间的第一层金属线。(9)第一层层间介质淀积，并制作连接局部互连金属和第一层金属的通孔1。(10)用于第一次金属刻蚀的第一层金属淀积金属三明治结构并刻印该层金属。(11)淀积第二层层间介质并制作通孔2。(12)第二层金属通孔3淀积第二层金属叠加结构，并淀积和刻蚀第三层层间介质。(13)第三层金属到压点刻蚀、合金化重复这些成膜工艺直到第五层金属压焊淀积完毕，随后是第六层层间介质和钝化层的制作。(14)最后一步工艺是参数测试，验证硅片上每一个管芯的可靠性。

由此，如果能够提供一种CMOS工艺兼容的晶圆级顶栅二硫化钼晶体管的制备方法将对推动二位过渡金属硫族化合物的产业化应用具有重要意义。

发明内容

在阐述本发明内容之前，定义本文中所使用的术语如下：

术语“CMOS工艺”是指：Complementary Metal Oxide Semiconductor工艺，是指采用互补金属氧化物(PMOS管和NMOS管)共同构成的互补型MOS集成电路制造工艺。该工艺作为当前大规模集成电路的主流工艺技术。

术语“NMOS”是指：N型金属氧化物半导体。

术语“PMOS”是指：P型金属氧化物半导体。

术语“ITO”是指：氧化铟锡薄膜。

术语“CVD”是指：化学气相沉积法。

术语“ALD”是指：原子层沉积法。

本发明目的之一在于，提供一种顶栅二维半导体材料晶体管。该结构与方法可避免在器件加工过程中对二维材料进行转移，并实现高性能、高产率的晶圆级二硫化钼晶体管应用。本发明目的之二在于，提供前述顶栅二维半导体材料晶体管的制备方法。本发明目的之三在于，提供一种CMOS工艺兼容的集成电路制备方法。

为实现上述目的，本发明的第一方面提供了一种顶栅二维半导体材料晶体管，所述晶体管包括：

衬底；

生长于所述衬底上的二维半导体材料，优选为晶圆级二维半导体材料，更优选为单层二维材料；

沉积于所述二维半导体材料上的源漏接触电极和源漏外电极；