[发明专利]主被动器件垂直叠层嵌埋封装结构及其制作方法

说明书

本发明公开主被动器件垂直叠层嵌埋封装结构及其制作方法，包括提供基板，将基板作为前一级结构体进行中间层和封装层加工，中间层加工：在前一级结构体上加工中间图形层，中间图形层包括特征金属块，特征金属块的边缘区域设置有空腔部，在中间图形层上层压和减薄以得到中间介质层，中间介质层位于空腔部内的部分形成支撑部；在中间介质层上加工封装层，封装层包括介质材料和牺牲金属块；进行蚀刻处理以得到封装腔以及在支撑部之间形成导流槽；在封装腔内贴装电子元器件，至少一个电子元器件承托于对应的支撑部；对封装腔进行封装处理。本发明能够将主被动器件封装在封装结构体内，缩小封装空间，有利于实现小型化设计。

技术领域

本发明涉及半导体技术领域，特别涉及一种主被动器件垂直叠层嵌埋封装结构及其制作方法。

背景技术

随着电子产品小型化的应用需求，系统化封装技术在新一代电子产品上显得尤为重要。为了配合新一代电子产品的发展，尤其是智能手机、掌上电脑、超级本等产品的发展，芯片的尺寸向密度更高、速度更快、尺寸更小、成本更低等方向发展。多器件的系统化封装结构，需要用到多个芯片不同搭配，并配合不同数量和类型的电容、电阻、电感等被动器件协同完成，系统化封装可以满足电子产品的尺寸更加轻薄、实现不同场景下的功能需求，甚至能达到节省材料成本的要求。

然而，在相关技术的系统化封装方案中，待封装的基板需要在基板上设置主动器件区域和被动器件区域，主动器件通过引线键合或者倒装焊接的形成贴装于基板上，被动器件的贴装需要通过焊锡回流焊的形式完成。而且，由于被动器件，例如电感、电容、IPD（集成无源器件）等，体积较大，因此需要占据更多的尺寸空间。

发明内容

本发明旨在至少解决现有技术中存在的技术问题之一。为此，本发明提出一种主被动器件垂直叠层嵌埋封装结构及其制作方法，能够将主被动器件封装在封装结构体内，缩小封装空间，有利于实现小型化设计。

第一方面，根据本发明实施例的主被动器件垂直叠层嵌埋封装结构，包括步骤：

提供用作第一封装层的基板，所述基板包括第一介质材料以及嵌埋于所述第一介质材料的第一牺牲金属块；

将所述基板作为前一级结构体，进行中间层和封装层加工，以得到次级半成品，其中，

所述中间层的加工步骤包括：在所述前一级结构体上加工第M中间图形层，所述第M中间图形层包括第M特征金属块，所述第M特征金属块覆盖于前一级的牺牲金属块，且所述第M特征金属块的边缘区域设置有多个空腔部，所述第M特征金属块的边缘区域用于表征在所述第M特征金属块投影于所述前一级的牺牲金属块的情况下，所述第M特征金属块超出所述前一级的牺牲金属块的区域；在所述中间图形层上进行层压和减薄处理，以得到中间介质层，所述中间介质层位于所述空腔部内的部分形成支撑部，M为正整数；

所述封装层的加工步骤包括：在所述中间介质层上加工第N封装层，所述第N封装层包括第N+1介质材料以及嵌埋于所述第N+1介质材料的第N+1牺牲金属块，所述第N+1牺牲金属块覆盖于前一级的特征金属块，N为正整数；

对所有的牺牲金属块和所有的特征金属块进行蚀刻处理，以得到至少两个封装腔，以及在相邻的所述支撑部之间形成导流槽；

在每个所述封装腔内贴装对应的电子元器件，其中，至少一个所述电子元器件承托于对应的所述支撑部；

对所述封装腔进行封装处理。

根据本发明实施例的主被动器件垂直叠层嵌埋封装结构的制作方法，至少具有如下有益效果：

本发明实施例将多个电子元器件沿叠层方向垂直进行封装，缩小封装空间，有利于实现小型化设计，而且多个电子元器件在贴装后可以进行一次性封装，有利于简化封装流程，降低生产成本。

根据本发明的一些实施例，所述电子元器件为主动器件或被动器件。