[发明专利]三维存储器及其制造方法

说明书

本申请提供了一种三维存储器及其制造方法，所述三维存储器包括：衬底、位于衬底上的存储堆叠结构以及穿过存储堆叠结构的沟道结构；其中，沟道结构包括沟道层，沟道层具有依次相接的多个相同导电类型的掺杂区；其中，每个掺杂区内的掺杂浓度相同，多个掺杂区彼此的掺杂浓度向背离衬底的方向依次增大。本申请提供的三维存储器在掺杂区的相接界面形成相反的感应电荷，从而生成感应电场，增强了空穴传输效率，提升了擦除质量并缩短了擦除时间。

技术领域

本申请涉及半导体技术领域。具体地，本申请涉及一种三维 存储器及其制造方法。

背景技术

三维存储器，尤其是三维非易失性(3D NAND)在进行编程 单元的擦除时，采用的方法通常是将空穴通过垂直的沟道吸引到 编程单元，与捕获的电子重新结合以去除电荷，因此，擦除的性 能受到空穴传输效率的影响。

现有技术中，为了获取更大存储容量，往往需要增加存储堆 叠层的高度，从而空穴传输必须经过更长的沟道。当存储堆叠层 高度增加一倍(将来可能增加三倍)时，由于堆叠层的层与层之 间不均匀，使得空穴传输速率大幅受限，从而影响擦除质量，并 因此而增大擦除时间。因此，亟需提升空穴在沟道中的传输效率 以优化擦除性能。

应当理解，该背景技术部分旨在部分地为理解该技术提供有 用的背景。然而，该背景技术部分也可以包括在本文中所公开的 主题的相应有效申请日之前不属于相关领域的技术人员已知或理 解的内容的一部分的观点、构思或认识。

发明内容

为了解决上述问题，本申请提供了一种三维存储器以提升空 穴传输效率。

根据本申请的一个方面，提供了一种三维存储器，该三维存 储器包括：衬底；位于所述衬底上的存储堆叠结构；沟道结构， 穿过所述存储堆叠结构，所述沟道结构包括沟道层，所述沟道层 沿背离所述衬底的方向具有依次相接的多个相同导电类型的掺杂 区；其中，每个所述掺杂区内的掺杂浓度相同，多个所述掺杂区 彼此的掺杂浓度向背离所述衬底的方向依次增大。

在本申请的一个实施方式中，所述三维存储器还包括外延层， 位于所述沟道结构的底部并延伸至所述衬底中；其中，所述外延 层与所述沟道层电接触。

在本申请的一个实施方式中，所述外延层为P型高掺杂的外 延层，所述衬底包括P型掺杂区；其中，所述外延层延伸至所述P 型掺杂区中。

在本申请的一个实施方式中，所述衬底包括半导体层和位于 所述半导体层上的N型导电层；其中，所述沟道结构延伸至所述 半导体层的N型掺杂区中，并且所述N型导电层与所述沟道层的 侧壁的一部分电接触。

在本申请的一个实施方式中，沿背离所述衬底的方向，多个 所述掺杂区包括依次相接的第一掺杂区、第二掺杂区和第三掺杂 区；其中，所述第一掺杂区、所述第二掺杂区、所述第三掺杂区 的掺杂浓度依次增大。

在本申请的一个实施方式中，多个所述掺杂区的掺杂浓度范 围为10¹⁵cm^-3～10²¹cm^-3。

在本申请的一个实施方式中，所述第一掺杂区的掺杂浓度范 围为10¹⁵cm^-3～10¹⁹cm^-3；所述第二掺杂区的掺杂浓度范围为 10¹⁶cm^-3～10²⁰cm^-3；所述第三掺杂区的掺杂浓度范围为10¹⁷cm^-3～ 10²¹cm^-3。

在本申请的一个实施方式中，所述沟道结构的关键尺寸向靠 近所述衬底的方向逐渐减小。