[发明专利]异步复位D触发器

说明书

本发明揭示了一种异步复位D触发器，包括第一锁存器及第二锁存器；第一锁存器设有第一输入端、第一时钟信号端、第一输出端，所述第一输入端作为所述异步复位D触发器的输入端；第二锁存器设有第二输入端、第二时钟信号端、第二输出端，所述第一锁存器的第一输出端连接所述第二锁存器的第二输入端，所述第二输入端作为所述异步复位D触发器的输出端。本发明提出的异步复位D触发器，可使以传输门构成的异步复位D触发器消除由传输门引起的失效风险，从而可以较稳定的得到所需要的输出值，实现更好的使用效果；从而能更好地作为时序电路地基本组成单元为电路工作，达到理想的使用效果。

技术领域

本发明属于电子电路技术领域，涉及一种触发器，尤其涉及一种异步复位D触发器。

背景技术

D触发器是时序电路的基本组成单元，具有记忆功能，可以用于数字信号的寄存、移位寄存、分频等功能，即利用存储的数字信息进行后续逻辑控制，因此被广泛应用于大规模和超大规模集成电路中。D触发器的性能对整个系统具有较大影响。

D触发器的复位方式通常可分为两类：同步复位和异步复位。同步复位方式是指复位信号和时钟同步，复位信号只有在时钟上升沿到来时才能起到复位的作用，否则无法完成对系统的复位工作；异步复位方式是指无论时钟边沿是否到来，只要复位信号有效就会对输出值进行复位。二者各有其优缺点，同步复位因为只有时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺，并可以使设计的系统成为完全的同步时序电路；异步复位结构简单，方便使用FPGA全局复位端口；同步复位中，只有当复位信号的有效时长大于时钟周期时，才能被识别并完成复位，并且由于大多数目标器件库中的DFF只有异步复位端口，所以在应用时需要额外的组合逻辑，占用了更多的逻辑资源；异步复位易受到毛刺的影响，在复位信号释放时，若刚好在时钟有效沿附近，则容易发生竞争冒险，出现亚稳态等等，亚稳态是指触发器无法在某个规定的时间段内达到一个可确定的状态。

在实际应用中，能够正确输出逻辑状态是D触发器最基本的要求，也是关乎到使用D触发器的电路系统是否能正确执行对应功能的关键因素。传统的使用两个含传输门结构的D锁存器构成的D触发器能够满足基本的使用要求，但是在D触发器D输入端电平翻转的应用场合中，指定在时钟信号从第一逻辑值切换到第二逻辑值的时刻，会由于第二锁存器中靠近第二锁存器输入端的传输门导通，使得第二锁存器当前与第一锁存器将传递的信号相反的值通过相连传输门对第一锁存器的值产生影响，表现为电平毛刺。因为D触发器最后的输出端Q的值实际上是由第一锁存器在时钟信号从第一逻辑值切换至第二逻辑值时刻的值所决定的，所以如果该电平毛刺的值足够大且持续时间足够长都会使第一锁存器锁存的状态值发生翻转，从而使D触发器输出端Q的输出值发生翻转，这就表示D触发器失效。进一步则可能产生对实际应用产生极其重大的影响。

图1为一种传统的使用传输门的D触发器的电路结构示意图，所述D触发器包括第一锁存器10和第二锁存器11，所述第一锁存器10具体包括：第一传输门T1，第二反相器INV2，第五反相器INV5，第二传输门T2；其中，第一传输门T1的输入端连接D触发器的数据输入端D，第一传输门的输出端连接第二反相器INV2的输入端，第二反相器INV2的输出端连接第二锁存器11输入的同时连接第五反相器INV5的输入端，第五反相器INV5通过第二传输门连接到第二反相器INV2的输入端。所述第二锁存器11具体包括：第三传输门T3，第四反相器INV4，第五反相器INV5，第四传输门T4；其中，第三传输门的T3输入端连接第一锁存器10的输出，第三传输门的输出端连接第四反相器INV4的输入端，第四反相器INV4的输出端与第五反相器INV5的输入端相连，第五反相器通过第四传输门T4连接到第四反相器INV4的输入端，第四反相器INV4的输出即所述D触发器的输出端Q。

具体地，当时钟信号CLK为低电平时，第一锁存器10处于导通状态，此时通过第一传输门T1和第二反相器INV2输出逻辑相反数据QB，第二锁存器11处于锁存状态，输出端Q的值对应于上一个时钟周期采集的输入端D的值。