[发明专利]基于FPGA和ARM硬件平台的大屏拼接同步显示方法

说明书

本申请提供一种基于FPGA和ARM硬件平台的大屏拼接同步显示方法。所述方法包括：定时将非基准ARM平台生成的行场同步信号与基准ARM平台生成的基准行场同步信号进行时序对齐，使得基准FPGA平台和各个非基准FPGA平台获取输入视频后，同时输出目标信号，利用非基准ARM平台定时判断当前目标信号与当前基准目标信号的帧偏差，并驱动非基准FPGA平台对中间信号进行帧率调节，使得各个非基准FPGA平台对应的显示设备与基准FPGA平台对应的显示设备之间实现画面同步显示。如此，本申请利用ARM平台进行校时，可靠性较高，整个大屏拼接同步显示过程的逻辑实现较为简单，成本也较低。

技术领域

本申请涉及视频显示控制技术领域，特别涉及基于FPGA和ARM硬件平台的大屏拼接同步显示方法。

背景技术

为了满足用户对更大屏幕观看的需要，在电视墙、多屏投影等分布式显示产品的应用场合中，通常需要将输入的视频信号进行实时分割，然后使用不同的显示设备分别显示各个分割后的视频信号所对应的画面，从而实现图像拼接显示。在上述图像拼接显示的过程中，为了减少不同显示画面之间的撕裂感和错位感，需要采用合适的拼接方法，来使得多个显示设备在显示过程中保持帧同步。

现有的大屏拼接同步方法主要有两种，一种是采用ARM(Advanced RISCMachines，RISC微处理器)硬件平台来对输入视频进行处理，最终输出每个ARM硬件平台对应的预设拼接区域的显示视频，但是采用这种方式输出的画面延迟较高，画质偏差。另一种大屏拼接同步方法是采用多个FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)硬件平台来对输入视频进行处理，最终输出每个FPGA硬件平台对应的预设拼接区域的显示视频，此种方式输出的画面画质较好。多个FPGA硬件平台之间主要通过连接线缆进行网络时钟同步，同时FPGA硬件平台中配置可动态调节的锁相环芯片来对输入视频的频率和相位进行调节，进而确保各个FPGA硬件平台对应的显示设备在显示过程中可以实现帧同步。

由于上述大屏拼接同步方法主要采用线缆进行网络时钟同步，同时还需要在FPGA硬件平台中配置锁相环芯片，整个拼接过程不仅校时可靠性较低，而且对输入视频进行调节时锁相环芯片的逻辑实现也比较复杂，进而需要较高的成本才能达到分布式显示设备帧同步的要求。

发明内容

本申请提供了一种基于FPGA和ARM硬件平台的大屏拼接同步显示方法，可用于解决现有技术校时可靠性较低并且成本较高的技术问题。

第一方面，本申请实施例提供一种基于FPGA和ARM硬件平台的大屏拼接同步显示方法，应用于大屏拼接同步显示系统中的非基准视频拼接设备，其中，所述大屏拼接同步显示系统还包含一个基准视频拼接设备，所述基准视频拼接设备包括相互连接的基准FPGA平台及基准ARM平台，所述非基准视频拼接设备包括相互连接的非基准FPGA平台及非基准ARM平台，所述大屏拼接同步显示方法包括：

所述非基准FPGA平台获取目标行场同步信号，所述目标行场同步信号为所述非基准ARM平台按预设时间间隔对生成的行场同步信号进行时序调整，使得所述行场同步信号与基准行场同步信号时序对齐后得到的行场同步信号，所述行场同步信号与所述基准行场同步信号的相位和频率均相同，所述基准行场同步信号为所述基准ARM平台生成的；

所述非基准FPGA平台获取输入视频；所述输入视频包括多个帧图像；

所述非基准FPGA平台依次对每个帧图像进行预处理，得到多个中间信号；

所述非基准FPGA平台将所述中间信号确定为目标信号；

在所述目标行场同步信号的触发下，所述非基准FPGA平台依次输出每个目标信号；