[发明专利]处理器电路以及数据处理方法

权利要求书

1.一种处理器电路，其特征在于，包括：

指令译码单元，用以译码复数个加载指令之中的第一加载指令以产生第一译码结果；

指令检测器，耦接于该指令译码单元，用以检测该复数个加载指令是否使用同一寄存器；

地址产生器，耦接于该指令译码单元，用以根据该第一译码结果产生该第一加载指令所要求的第一地址；以及

数据缓冲器，耦接于该指令检测器以及该地址产生器，用以在该指令检测器检测出该复数个加载指令均使用该寄存器时，存储该地址产生器所产生的该第一地址，以及根据该第一地址存储该第一加载指令所要求的数据。

2.如权利要求1所述的处理器电路，其特征在于，该指令译码单元在连续多个频率周期内接收该复数个加载指令。

3.如权利要求1所述的处理器电路，其特征在于，该寄存器是该复数个加载指令共同使用的基底寄存器，该复数个加载指令之中的各加载指令使用该基底寄存器与相对应的地址偏移量来进行寻址。

4.如权利要求3所述的处理器电路，其特征在于，该第一加载指令是该复数个加载指令之中使用最小地址偏移量的加载指令。

5.如权利要求3所述的处理器电路，其特征在于，该指令检测器另用以检测使用该基底寄存器的该复数个加载指令各自对应的地址偏移量的变化趋势，以判断该第一加载指令是否为预取候选者；当判断出该第一加载指令是该预取候选者时，该数据缓冲器用以从存储器读取该复数个加载指令之中不同于该第一加载指令的至少一加载指令所要求的数据。

6.如权利要求5所述的处理器电路，其特征在于，当检测出该变化趋势为递增趋势或递减趋势时，该指令检测器判断该第一加载指令是该预取候选者。

7.如权利要求5所述的处理器电路，其特征在于，当该指令检测器判断出该第一加载指令是该预取候选者时，该数据缓冲器用以对该复数个加载指令之中不同于该第一加载指令的其他加载指令的指令个数进行计数，以决定该预取候选者的计数值；当该计数值到达门槛值时，该数据缓冲器用以根据该第一地址以及该变化趋势，从该存储器读取该至少一加载指令所要求的数据。

8.如权利要求7所述的处理器电路，其特征在于，该指令译码单元另用以译码该复数个加载指令之中不同于该第一加载指令的第二加载指令以产生第二译码结果；该地址产生器用以根据该第二译码结果产生该第二加载指令所要求的第二地址；该数据缓冲器包括：

控制电路，耦接于该地址产生器，用以判断该第二地址是否与该第一地址相匹配，以及在该第二地址与该第一地址相匹配时，输出该第一地址；以及

逻辑电路，耦接于该指令检测器、该地址产生器以及该控制电路，用以在该指令检测器判断出该第一加载指令是该预取候选者时，存储该第一地址以及该变化趋势，并在该控制电路所输出的该第二地址与该第一地址相匹配时，增加该计数值。

9.如权利要求7所述的处理器电路，其特征在于，当该计数值到达该门槛值时，该数据缓冲器用以根据该第一地址以及该变化趋势产生预取地址，以读取该存储器中该预取地址所指向的数据；该存储器中该预取地址所指向的数据为该复数个加载指令之中的第三加载指令所要求的数据，该第三加载指令不同于该第一加载指令与该第二加载指令。

10.一种数据处理方法，其特征在于，包括：

接收复数个加载指令，并检测该复数个加载指令是否使用同一寄存器；

对该复数个加载指令之中的第一加载指令进行译码以产生第一译码结果；

根据该第一译码结果产生该第一加载指令所要求的第一地址；

当检测出该复数个加载指令均使用该寄存器时，将该第一地址存储于数据缓冲器；以及

根据该第一地址将该第一加载指令所要求的数据存储于该数据缓冲器。