[发明专利]处理器电路以及数据处理方法

说明书

提供一种处理器电路以及数据处理方法。该处理器电路包括指令译码单元、指令检测器、地址产生器及数据缓冲器。该指令译码单元用以译码复数个加载指令中的第一加载指令以产生第一译码结果。该指令检测器耦接于该指令译码单元，用以检测该复数个加载指令是否使用同一寄存器。该地址产生器耦接于该指令译码单元，用以根据该第一译码结果产生该第一加载指令所要求的第一地址。该数据缓冲器耦接于该指令检测器及该地址产生器，用以在该指令检测器检测出该复数个加载指令均使用该寄存器时，存储该地址产生器所产生的该第一地址，并根据该第一地址存储该第一加载指令所要求的数据。

技术领域

本公开内容关于数据处理技术，尤指一种可减少因为缓存访问(cache access)所造成的停滞周期(stall cycle)的处理器电路及数据处理方法。

背景技术

为了减少从较低速的存储器访问数据或指令的时间，现今的中央处理器均采用缓存(cache)机制，以在几个频率周期内即可获得所需的数据或指令。然而，在算术指令所需的数据是刚收到的加载指令要读取的数据情形下，由于中央处理器从区域存储器(或高速缓冲存储器，诸如静态随机存取存储器(static random access memory，SRAM))访问该要读取的数据需要一段时间，因此，中央处理器需等待几个频率周期才能执行该算术指令，造成加载使用(load-use)停滞(stall)的问题。此外，为了提升吞吐量(throughput)，中央处理器可能会采用超纯量(superscalar)中央处理器架构，其可在一个频率周期内同时发送/译码多个指令。然而，在上述多个指令包括复数个加载指令的情形下，各加载指令与相对应的算术指令仍会造成加载使用停滞的问题，降低系统性能。

发明内容

有鉴于此，本公开的实施例提供一种可减少一个或复数个加载指令所涉及的流水线停滞的问题。

本公开的某些实施例包括一种处理器电路。该处理器电路包括一指令译码单元、一指令检测器、一地址产生器以及一数据缓冲器。该指令译码单元用以译码复数个加载指令之中的一第一加载指令以产生一第一译码结果。该指令检测器耦接于该指令译码单元，用以检测该复数个加载指令是否使用同一寄存器。该地址产生器耦接于该指令译码单元，用以根据该第一译码结果产生该第一加载指令所要求的一第一地址。该数据缓冲器耦接于该指令检测器以及该地址产生器，用以在该指令检测器检测出该复数个加载指令均使用该寄存器时，存储该地址产生器所产生的该第一地址，以及根据该第一地址存储该第一加载指令所要求的数据。

本公开的某些实施例包括一种数据处理方法。该数据处理方法包括以下步骤：接收复数个加载指令，并检测该复数个加载指令是否使用同一寄存器；对该复数个加载指令之中的一第一加载指令进行译码以产生一第一译码结果；根据该第一译码结果产生该第一加载指令所要求的一第一地址；当检测出该复数个加载指令均使用该寄存器时，将该第一地址存储于一数据缓冲器；以及根据该第一地址将该第一加载指令所要求的数据存储于该数据缓冲器。

附图说明

搭配附图来阅读下文的实施方式，可清楚地理解本公开的多种态样。应注意到，根据本领域的标准惯例，附图中的各种特征并不一定是按比例进行绘制的。事实上，为了能够清楚地描述，可任意放大或缩小某些特征的尺寸。

图1是依据本公开某些实施例的一处理器电路的功能方块示意图。

图2是图1所示的处理器电路的一实施方式的示意图。

图3A是图2所示的指令检测器所涉及的指令检测操作的一实施方式的示意图。

图3B是图2所示的指令检测器所涉及的指令检测操作的另一实施方式的示意图。

图4是图2所示的数据缓冲器的一实施方式的示意图。

图5示出了图4所示的存储空间在多个存储状态下各自存储的信息的示意图。

图6示出了图2所示的处理器电路所涉及的用以处理一加载指令的数据处理方法的一实施例的流程图。