[发明专利]基于双列式封装的零件导通面积检查方法及系统

说明书

本发明提供了基于双列式封装的零件导通面积检查方法及系统，所述方法包括获取双列式封装零件的引脚；创建新层面，在所述新层面上绘制与所述引脚重叠的参照区，基于所述参照区计算实际导通面积；若所述实际导通面积超过预设导通面积，则基于超出面积，在导通层面上标识禁制区。本发明基于Cadence Allegro，在创建的新层面上获知与引脚重叠的参照去，利用该参照区计算实际导通面积或单层导通面积，同时基于预设导通面积，对非导通的PCB层面和/或区域标识禁制区，来阻绝导通。避免了人工目检造成的遗漏或失误，且减少检查时间，缩减研发成本。

技术领域

本发明涉及PCB制作技术领域，尤其是基于双列式封装的零件导通面积检查方法及系统。

背景技术

PCB(Printed circuit board，印刷电路板)是电子组件的支撑体，PCB内有金属导体作为连接电子元器件的线路。PCB板的制作过程中包括SMT(Surface MountedTechnology，表面贴装技术)制程和DIP(dual in-line package，双列式封装技术)制程。

对于双列式封装DIP的导通面积，若大铜箔的导通面积过大造成吃锡不良，需要重新改版，浪费时间与成本。

因此现有在DIP封装过程中需要人为对导通面积进行目检，然而人工目检的方式常常造成遗漏，且效率低。

发明内容

本发明提供了基于双列式封装的零件导通面积检查方法及系统，用于解决现有人工对DIP封装过程中的导通面积目检的方式效率低、容易遗漏的问题。

为实现上述目的，本发明采用下述技术方案：

本发明第一方面提供了基于双列式封装的零件导通面积检查方法，所述检查方法包括以下步骤：

获取双列式封装零件的引脚；

创建新层面，在所述新层面上绘制与所述引脚重叠的参照区，基于所述参照区计算实际导通面积；

若所述实际导通面积超过预设导通面积，则基于超出面积，在导通层面上标识禁制区。

进一步地，所述引脚重叠的参照区具体为：

以引脚的中心点为圆点，引脚的直径为直径的圆。

进一步地，所述实际导通面积为所述参照区面积与导通层数的乘积。

进一步地，所述在导通层面上标识禁制区的具体过程为：

判断所述超出面积是否小于所述参照区面积；

若是，则在其一导通层上标识与所述超出面积相同的第一扇形区，所述第一扇形区作为禁制区；

若否，将所述超出面积除以所述参照区面积，取计算结果的整数值N，在N个导通层面上均标注禁制区；

计算剩余导通层数与参照区面积的积，再减去所述参照区面积，得到中间值，在其一剩余导通层上标识与所述中间值面积相同的第二扇形区，所述第二扇形区作为禁制区。

进一步地，所述在N个导通层面上均标注禁制区具体为：

以引脚的圆点为中心点，面积大于所述参照区面积的区域，作为禁制区。

本发明第二方面提供了基于双列式封装的零件导通面积检查系统，所述系统包括：

第一引脚获取单元，用于获取双列式封装零件的引脚；

第一计算单元，创建新层面，在所述新层面上绘制与所述引脚重叠的参照区，基于所述参照区计算实际导通面积；

第一标识单元，在所述实际导通面积超过预设导通面积时，基于超出面积，在导通层面上标识禁制区。