[发明专利]集成电路板测试点布局方法及其系统

权利要求书

1.一种集成电路板测试点布局方法，其特征在于，包括：

获取待测试点布局分析的集成电路板的表面图像；

将所述集成电路板的表面图像中电子零件及其之间的走线布局数据化为二维数据矩阵，其中，所述集成电路板上的电子零件的接入点和走线在所述二维数据矩阵中对应位置的特征值为1，其他位置的特征值为0；

为所述二维数据矩阵中所有特征值为1的位置设定用于表示接入点性质的标签值以获得二维标签矩阵；

将所述二维数据矩阵通过卷积神经网络以挖掘出各个电子零件的接入点及其之间的走线的高维关联特征，以获得第一特征图；

将二维标签矩阵通过多个卷积层以获得第二特征图，其中，所述多个卷积层的最后一层以Sigmoid函数激活以将所述第二特征图映射到概率空间中；

确定所述第二特征图中对应于各条走线的一系列位置序列，并以各条走线的所述位置序列的端点为基准计算所述走线中每个位置与所述端点之间多个位置的多个概率值并将所述多个概率特征值相乘以获得所述位置的特征值，以获得第三特征图；

将所述第一特征图与所述第三特征图进行矩阵相乘以将所述第三特征图的高维特征映射到所述第一特征图的特征空间中，以获得第四特征图；及

计算出所述第四特征图中各个位置的概率值以获得所述集成电路板的测试点布局分析结果。

2.根据权利要求1所述的集成电路板测试点布局方法，其中，将所述集成电路板的表面图像中电子零件及其之间的走线布局数据化为二维数据矩阵，包括：

使用具有预设维度的网格对所述表面图像进行划区；

将每个所述网络中的电子零件的接入点及其之间的走向进行数据化，以获得所述二维数据矩阵，其中，所述电子零件的接入点对应的特征值设置为1，其他位置的特征值设置为0。

3.根据权利要求2所述的集成电路板测试点布局方法，其中，所述网格的大小对应于所述集成电路板的走线的宽度。

4.根据权利要求1所述的集成电路板测试点布局方法，其中，所述卷积神经网络的通道数被设置为1，以使得所述第一特征图的大小与所述二维数据矩阵相等。

5.根据权利要求1所述的集成电路板测试点布局方法，其中，计算出所述第四特征图中各个位置的概率值以获得所述集成电路板的测试点布局分析结果，包括：

计算出所述第四特征图中各个位置的特征值；以及

将所述第四特征图中特征值大于预设阈值的位置设置为测试点，以获得所述集成电路板的测试点布局分析结果。

6.根据权利要求1所述的集成电路板测试点布局方法，其中，计算出所述第四特征图中各个位置的特征值，包括：

以如下公式计算出所述第四特征图中各个位置的特征值，其中，所述公式为：pi＝exp(Li*xi)/∑_iexp(Li*xi)，其中xi表示所述第四特征图中的每个位置的特征值，Li表示该位置对应的标签值。

7.根据权利要求1所述的集成电路板测试点布局方法，其中，所述卷积神经网络为深度残差网络。