[发明专利]集成电路板测试点布局方法及其系统

说明书

本申请公开了一种集成电路板测试点布局方法，其基于深度学习的方式，通过卷积神经网络模型挖掘出代表电子零件的各个接入点及其之间的走线的潜在特征，并进一步通过概率模型来判断出每个点是否应设置测试点的概率，从而对测试点进行合理布局，以兼顾测试效率和精确性。

技术领域

本发明涉及集成电路领域，且更为具体地，涉及一种集成电路板测试点布局方法、集成电路板测试点布局系统和电子设备。

背景技术

集成电路板上的测试点的目的是为了测试集成电路板上的零组件有没有符合规格以及焊性。随着大规模集成电路的发展，出现了ICT(In-Circuit-Test)自动化测试机台，它使用多根探针(一般称之为“针床(Bed-Of-Nails)”治具)同时接触集成电路板上所有需要被量测的零件线路，然后循序量测这些零件线路的特性。如果这些探针直接接触集成电路板上面的零件线路或是焊脚，很有可能会损坏这些零件线路，因此引入了“测试点”，在集成电路板上的预定位置引出一些焊点，从而让测试用的探针接触这些焊点，而不用直接接触到需要被量测的零件线路。

在实践中，如何对于集成电路板上的测试点进行布局是一个需要重点考虑的问题，如果测试点布局过多则会显著降低测试效率，而如果测试点布局过少则可能影响测试精确性，另外，测试点布局不合理则可能会同时影响测试效率和精确性。

因此，期望提供一种合适的集成电路板测试点布局方法。

目前，深度学习以及神经网络已经广泛应用于计算机视觉、自然语言处理、文本信号处理等领域。此外，深度学习以及神经网络在图像分类、物体检测、语义分割、文本翻译等领域，也展现出了接近甚至超越人类的水平。

深度学习以及神经网络的发展为集成电路板测试点的布局提供了新的解决思路和方案。

发明内容

为了解决上述技术问题，提出了本申请。本申请的实施例提供了一种集成电路板测试点布局方法、集成电路板测试点布局系统和电子设备，其基于深度学习的方式，通过卷积神经网络模型挖掘出代表电子零件的各个接入点及其之间的走线的潜在特征，并进一步通过概率模型来判断出每个点是否应设置测试点的概率，从而对测试点进行合理布局，以兼顾测试效率和精确性。根据本申请的一个方面，提供了一种集成电路板测试点布局方法，其包括：

获取待测试点布局分析的集成电路板的表面图像；

将所述集成电路板的表面图像中电子零件及其之间的走线布局数据化为二维数据矩阵，其中，所述集成电路板上的电子零件的接入点和走线在所述二维数据矩阵中对应位置的特征值为1，其他位置的特征值为0；

为所述二维数据矩阵中所有特征值为1的位置设定用于表示接入点性质的标签值以获得二维标签矩阵；

将所述二维数据矩阵通过卷积神经网络以挖掘出各个电子零件的接入点及其之间的走线的高维关联特征，以获得第一特征图；

将二维标签矩阵通过多个卷积层以获得第二特征图，其中，所述多个卷积层的最后一层以Sigmoid函数激活以将所述第二特征图映射到概率空间中；

确定所述第二特征图中对应于各条走线的一系列位置序列，并以各条走线的所述位置序列的端点为基准计算所述走线中每个位置与所述端点之间多个位置的多个概率值并将所述多个概率特征值相乘以获得所述位置的特征值，以获得第三特征图；

将所述第一特征图与所述第三特征图进行矩阵相乘以将所述第三特征图的高维特征映射到所述第一特征图的特征空间中，以获得第四特征图；以及

计算出所述第四特征图中各个位置的概率值以获得所述集成电路板的测试点布局分析结果。