[发明专利]NOR型存储器件及其制造方法及包括存储器件的电子设备

说明书

公开了一种NOR型存储器件及包括该NOR型存储器件的电子设备。根据实施例，该NOR型存储器件可以包括NOR单元阵列和外围电路。NOR单元阵列可以包括：第一衬底；第一衬底上的存储单元的阵列，每个存储单元包括相对于第一衬底竖直延伸的第一栅堆叠以及围绕第一栅堆叠的外周的有源区；电连接到第一栅堆叠的第一结合焊盘；以及电连接到存储单元的有源区的第二结合焊盘。外围电路可以包括：第二衬底；第二衬底上的外围电路元件；以及第三结合焊盘，至少一部分第三结合焊盘电连接到外围电路元件。NOR单元阵列和外围电路被设置为使得第一结合焊盘和第二结合焊盘中的至少一些与第三结合焊盘中的至少一些彼此相对。

技术领域

本公开涉及半导体领域，具体地，涉及NOR型存储器件及其制造方法以及包括这种存储器件的电子设备。

背景技术

在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。

对于竖直型器件，可以通过彼此叠置来增加集成密度。但是，这可能会导致性能变差。因为为了方便叠置多个器件，通常使用多晶硅来作为沟道材料，导致与单晶硅的沟道材料相比电阻变大。另外，也期望能够实现存储单元与外围电路之间的高带宽连接。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的NOR型存储器件及其制造方法以及包括这种存储器件的电子设备。

根据本公开的一个方面，提供了一种NOR型存储器件，包括：NOR单元阵列和外围电路。NOR单元阵列可以包括：第一衬底；第一衬底上的存储单元的阵列，每个存储单元包括相对于第一衬底竖直延伸的第一栅堆叠以及围绕第一栅堆叠的外周的有源区；电连接到第一栅堆叠的第一结合焊盘；以及电连接到存储单元的有源区的第二结合焊盘。外围电路可以包括：第二衬底；第二衬底上的外围电路元件；以及第三结合焊盘，至少一部分第三结合焊盘电连接到外围电路元件。NOR单元阵列和外围电路被设置为使得第一结合焊盘和第二结合焊盘中的至少一些与第三结合焊盘中的至少一些彼此相对。。

根据本公开的另一方面，提供了一种电子设备，包括上述NOR型存储器件。

根据本公开的实施例，可以使存储单元阵列与外围电路相结合(bonding)，从而实现它们之间的高带宽连接。另外，可以使用单晶材料的叠层作为构建模块，来建立三维(3D)NOR型存储器件。因此，在彼此叠置多个存储单元时，可以抑制电阻的增大。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1(a)至1(d)是示出了根据本公开实施例的NOR单元阵列的示意图，其中，图1(a)是俯视图，其中示出了AA′线、BB′线的位置，图1(b)是沿AA′线的截面图，图1(c)是沿BB′线的截面图，图1(d)是等效电路图；

图2(a)和2(b)是示出了根据本公开实施例的NOR型存储器件的示意图，其中，图2(a)是沿AA′线的截面图，图2(b)是沿BB′线的截面图；

图3是示出了根据本公开另一实施例的NOR型存储器件的示意图，该图是沿AA′线的截面图；

图4(a)和4(b)是示出了根据本公开另一实施例的NOR型存储器件的示意图，其中，图4(a)是沿AA′线的截面图，图4(b)是沿BB′线的截面图；

图5(a)和5(b)是示出了根据本公开另一实施例的NOR型存储器件的示意图，其中，图5(a)是沿AA′线的截面图，图5(b)是沿BB′线的截面图；