[发明专利]栅极驱动电路及显示面板

说明书

本申请提供一种栅极驱动电路及显示面板，在非本级栅极驱动信号输出时段，第一节点P本来应为长期高电位时，通过第三薄膜晶体管T3间歇性下拉第一节点P，同时通过第五薄膜晶体管T5保持第n级栅极驱动信号G(n)为低电位，然后紧接着通过第一薄膜晶体管T1上拉P点，以防止P点为低电位时，第n级栅极驱动信号G(n)不能稳定保持为低电位而使得整个GOA电路不够稳定，由此在非本级栅极驱动信号输出阶段，间歇性下拉和上拉P点，使P点不会一直保持为高电位，即大大减少P点为高电位的时长，从而使得第四薄膜晶体管T4和第六薄膜晶体管T6不会由于长期受到电应力影响而容易产生阈值电压漂移的问题，从而提高了栅极驱动电路的稳定性。

技术领域

本申请涉及显示技术领域，尤其涉及一种栅极驱动电路及显示面板。

背景技术

目前，GOA(阵列基板行驱动，gate on driver)技术是将栅极驱动电路制作在TFT(薄膜晶体管，Thin Film Transistor)阵列基板上，实现对栅极逐行扫描的驱动技术，由于GOA技术能减少外接IC的绑定(bonding)工序，能提升产能并降低成本，且有利于实现窄边框或无边框的显示产品，因此被广泛应用。

现有的GOA电路包括级联的多级GOA单元，每一级GOA单元一般均包括上拉控制电路、上拉电路、下拉控制电路、下拉电路和下拉维持电路，其中最为关键的两个节点为上拉节点(设为Q)和下拉节点(设为P)，上拉节点Q与输出本级栅极驱动信号的TFT连接，下拉节点P分别与下拉上拉节点Q的TFT以及下拉本级栅极驱动信号的TFT连接，在上拉阶段和输出阶段，上拉节点Q为高电位，用于正常输出本级栅极驱动信号，而下拉节点P为低电位；在下拉阶段和下拉维持阶段，上拉节点Q为低电位，而下拉节点P为高电位，用于下拉Q点和本级栅极驱动信号。

由此可以看出，下拉节点P除了在输出本级栅极驱动信号的上拉阶段和输出阶段为低电位，在其他阶段，包括输出本级栅极驱动信号的下拉阶段和下拉维持阶段，以及输出其他栅极驱动信号时段，下拉节点P均为高电位，以维持上拉节点Q和本级栅极驱动信号均为低电位。这样就会导致与P点连接的用于下拉上拉节点Q的TFT以及下拉本级栅极驱动信号的TFT长期受到电应力，容易产生阈值电压漂移，长期使用会使得GOA电路不够稳定。

因此，亟需提出一种新的栅极驱动电路，能降低与下拉节点连接的用于下拉上拉节点的TFT以及下拉本级栅极驱动信号的TFT的电应力，以提高GOA电路的稳定性。

发明内容

为了解决上述问题，本申请实施例提供一种栅极驱动电路及显示面板，用于间歇性地下拉和上拉下拉节点P，使得上拉节点间歇性为高电位，从而降低与下拉节点连接的用于下拉上拉节点的TFT以及下拉本级栅极驱动信号的TFT的电应力，以提高GOA电路的稳定性。

第一方面，本申请提供一种栅极驱动电路，包括：级联的多个栅极驱动单元，每个所述栅极驱动单元包括下拉模块100，所述下拉模块100包括：第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5和第六薄膜晶体管T6，m和n为正整数，且n大于2m，其中，

第一薄膜晶体管T1的栅极和漏极连接第n-2m级栅极驱动信号G(n-2m)输出端，第一薄膜晶体管T1的源极连接第一节点P；

第二薄膜晶体管T2的栅极连接第二节点Q，第二薄膜晶体管T2的源极连接恒压低电位VGL输出端，第二薄膜晶体管T2的漏极连接所述第二节点Q；

第三薄膜晶体管T3的栅极连接第n+m条时钟信号CK(n+m)输出端，第三薄膜晶体管T3的源极连接所述恒压低电位VGL输出端，第三薄膜晶体管T3的漏极连接所述第一节点P；

第四薄膜晶体管T4的栅极连接所述第一节点，第四薄膜晶体管T4的源极连接所述恒压低电位VGL输出端，第四薄膜晶体管T4的漏极连接第n级栅极驱动信号G(n)输出端；