[发明专利]功率半导体元件及其形成方法

说明书

本发明公开一种功率半导体元件及其形成方法，其中该功率半导体元件包括：基板；位于基板上的叠层，其依序包括III‑V族半导体缓冲结构、III‑V族半导体沟道结构、和III‑V族半导体阻障结构；位于叠层上的第一电极，并与该叠层之间形成欧姆接触；位于叠层上的第二电极，并与该叠层之间形成萧特基接触；以及位于第二电极下的V族元素供应层，其覆盖III‑V族半导体阻障结构的部分表面。

技术领域

本发明涉及半导体元件，特别是涉及一种功率半导体元件。

背景技术

高电子迁移率晶体管(high electron mobility transistor,HEMT)为一种场效晶体管(field effect transistor,FET)。高电子迁移率晶体管的栅极金属层大部分是以镍金属与下方的外延层作接触，其又称为萧特基接触(Schottky contact)。高电子迁移率晶体管具有高击穿电压(breakdown voltage)和高能隙等物理特性，可被置于高温或高电压和高电流的环境下操作。当栅极金属层与外延层之间的萧特基接触不健全，则元件容易失效，且寿命短。

发明内容

一种功率半导体元件，包括：基板；叠层，位于基板上，其中叠层依序包括III-V族半导体缓冲结构、III-V族半导体沟道结构、和III-V族半导体阻障结构；第一电极，位于叠层上，并与叠层之间形成欧姆接触；第二电极，位于叠层上，并与叠层之间形成萧特基接触；以及V族元素供应层，位于第二电极下，且覆盖III-V族半导体阻障结构的部分表面。

一种功率半导体元件的形成方法，包括：提供基板；形成叠层于基板上，其中叠层依序包括III-V族半导体缓冲结构、III-V族半导体沟道结构、和III-V族半导体阻障结构；形成第一电极于叠层上；形成V族元素供应层于叠层上，且覆盖III-V族半导体阻障结构的部分表面；以及形成第二电极于V族元素供应层上。

附图说明

以下将配合所附的附图详述本发明的各面向。应注意的是，各种特征并未按照比例绘制。事实上，可任意地放大或缩小元件的尺寸，以清楚地表现出本发明的特征。

图1A～图1G是本发明的一实施例绘示出形成功率半导体元件的中间阶段的剖面示意图；

图2A～图2H是本发明的另一实施例绘示出形成功率半导体元件的中间阶段的剖面示意图；

图3A～图3D是本发明的一些实施例绘示出在进行表面处理之前及之后III-V族半导体层的表面的结构变化示意图。

符号说明

10,20:功率半导体元件

30:表面

32:III-V族半导体层

34:缺氮化合物层

36:修补化合物层

38:等离子体蚀刻

40:III族元素聚积物

42:表面处理

44:物质(或其成分)

46:V族元素供应层沉积工艺

48:V族元素供应层

100,200:基板

110,210:叠层

112,212:III-V族半导体成核层

114,214:III-V族半导体缓冲结构

116,216:III-V族半导体沟道结构

118,218:III-V族半导体阻障结构