[发明专利]半导体结构及其制作方法

说明书

本申请提供一种半导体结构及其制作方法，涉及半导体技术领域，用于解决半导体结构寄生电容较高的技术问题。该半导体结构的制作方法包括：在基础层上形成绝缘结构，绝缘结构内设有多个间隔设置的第一容纳槽，多个第一容纳槽之间设有空气槽，空气槽与第一容纳槽间隔设置；形成覆盖绝缘结构、第一容纳槽的侧壁和槽底的第一支撑层，第一支撑层将空气槽封闭，第一容纳槽内的第一支撑层围合成第二容纳槽；沿第二容纳槽刻蚀第二容纳槽的槽底，第二容纳槽暴露基础层；在第二容纳槽内形成导线，导线填充在第二容纳槽中且与基础层相接触。通过在导线之间的绝缘结构中形成空气隙，空气隙可以降低绝缘结构的介电常数，从而降低了导线之间的寄生电容。

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制作方法。

背景技术

随着半导体技术的发展，芯片上的半导体器件的集成度不断提高，各半导体器件之间的间距不断缩小，进而使得半导体器件中相邻的导电器件(例如导线)的间距也不断缩小。参考图1，相邻的导线810以及位于导线810之间的绝缘结构300形成寄生电容，寄生电容与绝缘结构300的介电常数成正比，与两导线810之间的距离成反比。随着导线810的间距的缩小，寄生电容不断增大，进而导致芯片上的电信号的延迟，影响芯片的工作频率。

相关技术中，通常采用低介电常数(low-k)材质的绝缘材料，以降低寄生电容。然而，低介电常数材质的绝缘材料易出现过刻蚀现象，半导体结构的性能较差。

发明内容

鉴于上述问题，本申请实施例提供一种半导体结构及其制作方法，用于降低半导体结构的寄生电容，提高半导体结构的性能。

第一方面，本申请实施例提供一种半导体结构的制作方法，其包括：在基础层上形成绝缘结构，所述绝缘结构内设有多个间隔设置的第一容纳槽，多个所述第一容纳槽之间设有空气槽，且所述空气槽与所述第一容纳槽间隔设置；

形成覆盖所述绝缘结构、所述第一容纳槽的侧壁和槽底的第一支撑层，所述第一支撑层将所述空气槽封闭，所述第一容纳槽内的所述第一支撑层围合成第二容纳槽；

沿所述第二容纳槽刻蚀所述第二容纳槽的槽底，以使所述第二容纳槽暴露所述基础层；

在所述第二容纳槽内形成导线，所述导线填充在所述第二容纳槽中且与所述基础层相接触。

本申请实施例提供的半导体结构的制作方法至少具有如下优点：

本申请实施例的半导体结构的制作方法中，在绝缘结构内的多个第一容纳槽之间设有空气槽，且空气槽与第一容纳槽间隔设置，并通过第一支撑层将空气槽封闭，使得形成在第一容纳槽内的导线之间的具有空气隙，通过空气隙降低两个导线之间的结构的介电常数，进而降低了半导体结构的寄生电容，提高半导体结构的性能。

如上所述的半导体结构的制作方法中，所述空气槽贯穿所述绝缘结构。

如上所述的半导体结构的制作方法中，所述空气槽的宽度为3-5nm。

如上所述的半导体结构的制作方法中，所述绝缘结构包括第一介质层，所述第一介质层设有多个间隔设置的所述空气槽，多个所述第一容纳槽贯穿所述第一介质层，且每个所述第一容纳槽位于相邻的两个所述空气槽之间。

如上所述的半导体结构的制作方法中，所述绝缘结构包括第一介质层和覆盖所述第一介质层的第二支撑层，所述第一介质层和所述第二支撑层的材质均为绝缘材料。