[发明专利]一种基于寄存器灵活时序库的电路时序优化方法

权利要求书

1.一种基于寄存器灵活时序库的电路时序优化方法，其特征在于，所述寄存器的建立时间T_setup、保持时间T_hold和传播延时T_cq分别指的是寄存器传统时序库中在特定的输入信号转换时间S_data、时钟信号转换时间S_ck和寄存器负载电容C_L组合下时钟信号跳变前输入数据需保持稳定的最短时间、时钟信号跳变后输入数据需保持稳定的最短时间以及从时钟信号跳变到输出数据的时间间隔；

所述寄存器的建立松弛保持松弛和实际传播延时分别指的是在特定的输入信号转换时间S_data、时钟信号转换时间S_ck和寄存器负载电容C_L组合下时钟信号跳变前输入数据实际保持稳定的时间、时钟信号跳变后输入数据实际保持稳定的时间以及在特定建立松弛和保持松弛情况下，从时钟信号跳变到输出数据的时间间隔；

所述寄存器灵活时序库指的是在特定的输入信号转换时间S_data、时钟信号转换时间S_ck和寄存器负载电容C_L组合下，对应的多种不同的建立松弛保持松弛和实际传播延时组合；

所述寄存器路径指的是电路中以寄存器为起点和终点的数据路径，其中起点寄存器记为FFⁱ，终点寄存器记为FF^j，i和j分别是起点寄存器和终点寄存器的编号，1≤i,j≤N_FF，N_FF是电路中寄存器的个数；

对于起点寄存器FFⁱ和终点寄存器FF^j间的寄存器路径，基于寄存器传统时序库的建立时间余量和保持时间余量分别如下(1)和所示：

其中，T表示时钟周期，和分别表示时钟信号到达起点寄存器FFⁱ和终点寄存器FF^j的时间，和分别表示起点寄存器FFⁱ和终点寄存器FF^j之间所有寄存器路径中数据路径的最大延时和最小延时，和分别表示终点寄存器FF^j的建立时间和保持时间，表示起点寄存器FFⁱ的传播延时；

对于起点寄存器FFⁱ和终点寄存器FF^j间的寄存器路径，基于寄存器灵活时序库的建立时间余量和保持时间余量分别如下(3)和所示：

其中，和分别表示终点寄存器FF^j的建立松弛和保持松弛，表示起点寄存器FFⁱ的实际传播延时，随该寄存器的建立松弛和保持松弛变化；

所述方法包括：

S1：对于电路中的所有寄存器，确定其输入信号转换时间S_data、时钟信号转换时间S_ck和寄存器负载电容C_L的范围，在该范围内选择多组输入信号转换时间、时钟信号转换时间和寄存器负载电容组合，仿真获得所有有效的建立松弛和保持松弛对，及对应的实际传播延时；

S2：对于电路中所有寄存器路径，根据每个起点寄存器和终点寄存器的输入信号转换时间S_data、时钟信号转换时间S_ck和寄存器负载电容C_L，改变起点寄存器和终点寄存器的建立松弛和保持松弛，在满足每条寄存器路径基于寄存器灵活时序库的建立时间余量和保持时间余量都大于零的情况下，使得时钟周期最小。

2.根据权利要求1所述的基于寄存器灵活时序库的电路时序优化方法，其特征在于，所述步骤S1中，对于寄存器传统时序库中每种输入信号转换时间、时钟信号转换时间和寄存器负载电容组合，确定建立松弛与保持松弛的有效范围为具体方法为：首先将建立松弛与保持松弛取足够大值进行仿真获得对应的实际传播延时所述足够大值指的是当继续增加或增加时不再减小；然后保持不变减小仿真，直至开始增加，此时对应的为保持不变减小仿真，直至开始增加，此时对应的为然后保持不变继续减小仿真，继续增加直至仿真失败，即寄存器时钟信号跳变时无法得到输出数据，此时对应的为保持不变继续减小仿真，继续增加直至仿真失败，此时对应的为