[发明专利]一种基于寄存器灵活时序库的电路时序优化方法

说明书

本发明公开了一种基于寄存器灵活时序库的电路时序优化方法，首先通过在多组输入信号转换时间、时钟信号转换时间和寄存器负载电容情况下分别对寄存器仿真，通过改变寄存器的建立松弛和保持松弛，获得此时对应的实际传播延时，并通过线性插值获得特定的输入信号转换时间、时钟信号转换时间、寄存器负载电容、建立松弛和保持松弛下寄存器实际传播延时，从而建立寄存器灵活时序库；然后利用该库对电路中的所有寄存器路径进行静态时序分析，通过改变寄存器的建立松弛和保持松弛，找到满足建立时间余量和保持时间余量均大于零条件的最小时钟周期，从而在不改变电路设计、不增加电路面积开销的情况下提高电路性能。

技术领域

本发明涉及一种数字集成电路时序优化方法，属于EDA技术领域。

背景技术

静态时序分析是数字集成电路电路中验证电路时序约束是否满足的重要步骤。当采用传统的寄存器时序库进行静态时序分析时，寄存器的传播延时被认为与建立时间(时钟信号跳变前输入数据需保持稳定的最短时间)和保持时间(时钟信号跳变后输入数据需保持稳定的最短时间)无关，三者由寄存器的输入信号转换时间、时钟信号转换时间和寄存器负载电容唯一决定。然而，实际情况下对于特定的输入信号转换时间、时钟信号转换时间和寄存器负载电容，寄存器的传播延时与建立松弛(时钟信号跳变前输入数据实际保持稳定的时间)和保持松弛(时钟信号跳变后输入数据实际保持稳定的时间)有关。考虑三者相关性建立寄存器时序库被称为寄存器灵活时序库，在该库中，当建立松弛和保持松弛改变时，寄存器实际传播延时随之发生变化。

当采用传统寄存器时序库对数字集成电路进行静态时序分析时，即认为寄存器的传播延时与建立时间和保持时间无关时，由传统的寄存器时序库中的建立时间、保持时间和传播延时决定了电路中所有寄存器路径是否满足建立时间检查和保持时间检查。在满足所有寄存器路径的建立时间检查条件下，确定电路时序正确所需的最小时钟周期。如果该最小时钟周期(对应最高工作频率)不满足设计要求，则需对电路进行优化，付出额外的设计迭代时间及电路面积开销。

发明内容

发明目的：针对上述现有技术，提出一种基于寄存器灵活时序库的电路时序优化方法，采用更小的时钟周期满足建立时间和保持时间检查，在不改变电路设计、不增加电路面积开销的情况下提高电路性能。

技术方案：一种基于寄存器灵活时序库的电路时序优化方法，所述寄存器的建立时间T_setup、保持时间T_hold和传播延时T_cq分别指的是寄存器传统时序库中在特定的输入信号转换时间S_data、时钟信号转换时间S_ck和寄存器负载电容C_L组合下时钟信号跳变前输入数据需保持稳定的最短时间、时钟信号跳变后输入数据需保持稳定的最短时间以及从时钟信号跳变到输出数据的时间间隔；

所述寄存器的建立松弛保持松弛和实际传播延时分别指的是在特定的输入信号转换时间S_data、时钟信号转换时间S_ck和寄存器负载电容C_L组合下时钟信号跳变前输入数据实际保持稳定的时间、时钟信号跳变后输入数据实际保持稳定的时间以及在特定建立松弛和保持松弛情况下，从时钟信号跳变到输出数据的时间间隔；

所述寄存器灵活时序库指的是在特定的输入信号转换时间S_data、时钟信号转换时间S_ck和寄存器负载电容C_L组合下，对应的多种不同的建立松弛保持松弛和实际传播延时组合；

所述寄存器路径指的是电路中以寄存器为起点和终点的数据路径，其中起点寄存器记为FFⁱ，终点寄存器记为FF^j，i和j分别是起点寄存器和终点寄存器的编号，1≤i,j≤N_FF，N_FF是电路中寄存器的个数；