[发明专利]一种处理器及其数据读写方法

说明书

本申请公开了一种处理器及其数据读写方法，涉及计算机高性能计算领域。该处理器通过时钟分频电路将第一时钟频率转换为比第一时钟频率低的第二时钟频率，存储队列和计算单元组工作在第一时钟频率，寄存器组工作在第二时钟频率。寄存器组包括静态随机存取存储器，静态随机存取存储器包括对应于执行指令的多个线程的一组寄存器库，其中每个线程分别对应至少两个寄存器库。在第二时钟频率的一个时钟周期内，寄存器组能够读取多个线程中至少部分线程中每个的至少两个操作数。本申请公开的处理器及其数据读写方法可以降低处理芯片的功耗，提高SRAM寄存器数据读写的性能。

技术领域

本申请涉及计算机高性能计算领域，具体涉及一种处理器及其数据读写方法。

背景技术

中央处理器（Central Processing Unit，简称CPU）、图形处理器（GraphicsProcessing Unit，简称GPU）等高性能计算处理芯片对极限频率具有强烈的需求。例如，AMD公司NAVI10 GPU处理器频率可以达到 2.5GHZ，R9 3950X CPU处理器的单核心频率高达4.7GHZ。现有技术中，在CPU或GPU处理器芯片的设计中，为了实现更高性能和更高的频率，必须选择包含更多晶体管的静态随机存取存储器（Static Random-Access Memory，简称SRAM）的设计，即采用更大面积和更大功耗的SRAM设计，从而导致高性能计算中SRAM器件成为制约处理器的最大频率和高性能的瓶颈。

发明内容

有鉴于此，本申请提出一种处理器及其数据读写方法，可以采用更低时钟频率驱动的SRAM器件，提高处理芯片的性能和主频，降低处理芯片的功耗。

第一方面，本申请提出一种处理器，包括：

寄存器组，包括静态随机存取存储器，所述静态随机存取存储器包括对应于执行指令的多个线程的一组寄存器库，其中每个线程分别对应至少两个寄存器库；

存储队列，用于存储从所述寄存器组读取的对应于所述执行指令的多个线程的操作数和准备向所述寄存器组写入的所述执行指令的多个线程的输出结果；

计算单元组，包括多个计算单元，用于基于所述存储队列中的操作数执行所述指令的多个线程，并向所述存储队列输出结果；

时钟分频电路，用于将第一时钟频率转换为比所述第一时钟频率低的第二时钟频率，所述存储队列和计算单元组工作在所述第一时钟频率，所述寄存器组工作在所述第二时钟频率；

其中，在所述第二时钟频率的一个时钟周期内，所述寄存器组能够读取所述多个线程中至少部分线程中每个线程的至少两个操作数。

在优选的实施方式中，在所述第二时钟频率的一个时钟周期内，所述寄存器组能够写入所述多个线程中至少部分线程中每个线程的输出结果。

在优选的实施方式中，在所述第二时钟频率的一个时钟周期内，所述寄存器组能够写入所述多个线程中至少部分线程中每个线程的至少两个输出结果。

在优选的实施方式中，所述时钟分频电路包括偶数分频电路，用于将所述第一时钟频率转换为所述第一时钟频率的偶数分频的第二时钟频率。

在优选的实施方式中，所述偶数分频电路包括二分频电路，用于将所述第一时钟频率转换为所述第一时钟频率的二分频的第二时钟频率。

在优选的实施方式中，所述寄存器组被配置为每个线程分别对应两个寄存器库，在所述第一时钟频率的二分频的第二时钟频率的一个时钟周期内，所述寄存器组能够读取所述多个线程中至少部分线程中每个线程的两个操作数。

在优选的实施方式中，在所述第一时钟频率的二分频的第二时钟频率的一个时钟周期内，所述寄存器组能够写入所述多个线程中至少部分线程中每个线程的至多两个输出结果。