[发明专利]半导体存储装置

说明书

本发明提供一种能够缩小芯片面积的半导体存储装置。实施方式的半导体存储装置具备：第1及第2存储单元(MT)，设置在衬底上方；位线(BL0)，在Y方向上延伸，与第1存储单元电连接；第1贴合焊垫(BP1、BP2)，与位线(BL0)电连接；感测放大器(SA0)，与第1贴合焊垫电连接，对位线(BL0)的电压进行感测；位线(BL1)，与位线(BL0)相邻地在Y方向上延伸，与第2存储单元电连接；第2贴合焊垫(BP1、BP2)，与位线(BL1)电连接；以及感测放大器(SA1)，与第2贴合焊垫电连接，对位线(BL1)的电压进行感测。第1贴合焊垫与第2贴合焊垫相邻而在Y方向上排列，感测放大器(SA0)与感测放大器(SA1)相邻而在与Y方向交叉的X方向上排列。

[相关申请的交叉引用]

本申请案享有以日本专利申请2021-45906号(申请日：2021年3月19日)为基础申请的优先权。本申请通过参考该基础申请案而包含基础申请案的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

已知有一种NAND(Not AND，与非)型闪速存储器，能够非易失地存储数据。

发明内容

本申请提供一种能够缩小芯片面积的半导体存储装置。

实施方式的半导体存储装置具备：第1存储单元，设置在衬底的上方；第1位线，在第1方向上延伸，且电连接于所述第1存储单元；第1焊垫，电连接于所述第1位线；第1感测放大器，电连接于所述第1焊垫，对所述第1位线的电压进行感测；第2存储单元，设置在所述衬底的上方；第2位线，与所述第1位线相邻地在所述第1方向上延伸，且电连接于所述第2存储单元；第2焊垫，电连接于所述第2位线；及第2感测放大器，电连接于所述第2焊垫，对所述第2位线的电压进行感测。所述第1焊垫与所述第2焊垫相邻而在所述第1方向上排列，所述第1感测放大器与所述第2感测放大器相邻而在与所述第1方向交叉的第2方向上排列。

附图说明

图1是表示第1实施方式的半导体存储装置的构成的框图。

图2是第1实施方式中的存储单元阵列内的块的电路图。

图3是表示第1实施方式中的感测放大器模块的电路构成的图。

图4是表示第1实施方式中的感测放大器单元的电路构成的图。

图5是表示第1实施方式中的行解码器模块的电路构成的图。

图6是表示第1实施方式的半导体存储装置的整体结构的一个示例的立体图。

图7是表示第1实施方式中的存储器芯片的平面布局的一个示例的图。

图8是表示第1实施方式中的存储器領域的剖面结构的一个示例的图。

图9是表示第1实施方式中的存储器柱的剖面结构的一个示例的图。

图10是表示第1实施方式中的引出区域的剖面结构的一个示例的图。

图11是表示第1实施方式中的CMOS(complementary metal oxidesemiconductor，互补金氧半导体)芯片的平面布局的一个示例的图。

图12是表示第1实施方式的半导体存储装置的剖面结构的一个示例的图。

图13是表示第1实施方式中的存储器区域及感测放大器区域的平面布局的一个示例的图。

图14是表示第1实施方式中的感测放大器组区域及位线连接部的平面布局的一个示例的图。

图15是表示第1实施方式中的感测放大器组区域及位线连接部的平面布局的变化例的图。