[发明专利]基于TileLink总线的芯片互联架构及互联方法

权利要求书

1.基于TileLink总线的芯片互联架构，其特征在于，所述互联架构包括发送端和接收端，所述发送端被设置于采用TileLink总线的芯片1，所述接收端被设置于采用TileLink总线的芯片2，以实现芯片1和芯片2的片间互联及数据传输；

所述发送端包括单拍化模块，限制位宽模块，组帧发送模块，解帧接收模块，控制模块，数据FIFO模块和SerDes模块；所述接收端包括组帧发送模块，解帧接收模块，控制模块，数据FIFO模块和SerDes模块；并且，发送端的控制模块，数据FIFO模块和SerDes模块与接收端的控制模块，数据FIFO模块和SerDes模块相同；

所述芯片1内，所述发送端通过TileLink总线通道与TileLink总线连接；所述发送端内，所述单拍化模块与所述限制位宽模块相互连接；所述限制位宽模块连接至所述组帧发送模块连接，所述组帧发送模块连接至所述SerDes模块；所述SerDes模块与所述解帧接收模块、所述数据FIFO模块依次连接，所述数据FIFO模块连接至所述限制位宽模块，所述数据FIFO模块还连接至所述控制模块；所述控制模块连接至所述发送端的输入端，并与SerDes模块相连接；

所述芯片2内，所述接收端通过TileLink总线通道与TileLink总线连接，所述接收端内，所述组帧发送模块、所述SerDes模块、所述解帧接收模块、所述数据FIFO模块及所述控制模块的连接方式与所述发送端相同。

2.根据权利要求1所述的互联结构，其特征在于，所述芯片1内，所述发送端的输入连接TileLink总线A通道，所述发送端的输出连接TileLink总线D通道；

所述A通道连接所述单拍化模块的输入和输出，连接所述限制位宽模块的输入和输出，并连接至组帧发送模块的输入；所述组帧发送模块的输出连接所述SerDes模块的并行输入数据端口，所述SerDes模块的并行数据输出端口连接所述解帧接收模块的输入，所述解帧接收模块的输出连接所述数据FIFO模块的输入；

所述D通道连接所述单拍化模块的输入和输出，连接所述限制位宽模块的输入和输出，并连接至所述数据FIFO模块的输出；所述数据FIFO模块的数据数目输出端口还连接控制模块的输入；所述控制模块的SerDes状态控制输入端口连接到所述发送端的输入，并且所述控制模块输出连接所述SerDes模块工作状态控制端口。

3.根据权利要求1所述的互联结构，其特征在于，所述芯片2内，所述接收端的输出连接TileLink总线A通道，所述接收端的输入连接TileLink总线D通道；

所述接收端内，所述SerDes模块的并行数据输出端口连接所述解帧接收模块的输入，所述SerDes模块的工作状态控制端口连接所述控制模块的输出，所述SerDes模块的并行数据输入端口连接所述组帧发送模块的输出；所述解帧接收模块的输出连接所述数据FIFO模块的输入；所述数据FIFO模块的数据数目输出端口连接所述控制模块的输入；所述控制模块的SerDes状态控制输入端口连接到所述接收端的输入。

4.根据权利要求1所述的互联结构，其特征在于，针对不同的传输距离，所述芯片1与所述芯片2之间的连接可采用金属连接、PCB连接和信号线连接。

5.根据权利要求1或2的任一项所述的互联结构，其特征在于，所述发送端内，所述单拍化模块用于将TileLink总线的请求切分成单拍的消息，同时source信号扩展一定位宽来表示切分出的新消息；所述限制位宽模块用于限制TileLink总线的source信号的位宽；所述组帧发送模块用于将TileLink总线A通道的消息组帧并通过发送状态机一帧一帧输出给SerDes模块；所述解帧接收模块用于接收通过SerDes模块回传的D通道响应消息，并将数据存入数据FIFO模块。

6.根据权利要求1或2的任一项所述的互联结构，其特征在于，所述接收端内，所述组帧发送模块用于将回传的D通道响应消息组帧并通过发送状态机一帧一帧输出给SerDes模块；所述解帧接收模块用于接收通过SerDes模块的A通道消息，并将数据存入数据FIFO模块。