[发明专利]基于TileLink总线的芯片互联架构及互联方法

说明书

本发明公开了基于TileLink总线的芯片互联架构及互联方法，属于芯片互联技术领域。本发明针对基于TileLink总线的芯片间数据的交互，设计了TileLink消息的组帧转发架构，将TileLink总线消息以帧的形式跨芯片串行传输，使得以TileLink总线作为片上总线的芯片间可以进行数据交互。本发明包括发送端和接收端，发送端负责预处理TileLink消息，对A通道组帧和发送，接收响应消息；接收端负责接收请求消息，对D通道响应消息组帧和发送。本发明芯片间TileLink数据采用SerDes进行串行传输，使用较少的芯片引脚；时钟内嵌在数据中，不需要传输随路时钟，避免了数据和时钟的传播延时不同。

技术领域

本发明涉及基于TileLink总线的芯片互联架构及互联方法，属于芯片互联技术领域。

背景技术

半导体技术通过与计算机技术的有效结合得到了很大的发展，同时也促进了计算机技术的发展。随着半导体技术的快速发展，例如中央处理器(CPU)、数字信号处理(DSP)、可编程逻辑阵列(FPGA)等数据处理芯片的性能都有大幅度提升，但仍无法满足高性能大数据量的应用需求。因此，芯片系统逐渐由单核向多核、由多核向多片发展是必然趋势。而如何实现芯片间的互联及跨芯片的数据传输是其中的重要问题。

TileLink总线是加州大学伯克利分校和SiFive于2014年为RISC-V指令集CPU设计的一种片内总线，可为多个主设备提供对内存和其他从设备的一致内存映射访问，用于在芯片内连接各个功能部件并在它们间传输数据。TileLink设计用于片上系统(System-on-Chip)，可连接通用多处理器(multiprocessors)、协处理器、加速器、DMA引擎以及各种简单或复杂的设备。具有低延迟、高吞吐量、可扩展且高速的特点。

针对基于TileLink总线设计的芯片系统，目前尚没有芯片间具体互联的方法和架构方案，并且基于TileLink总线的芯片在与其他芯片连接时存在如下问题：TileLink总线是片内并行总线，数据位宽很大，若直接采用TileLink总线进行芯片间的互联，则需要很多芯片引脚，并且在并行数据传输过程中，并行数据各个位的传播延时不相等，或者时钟的传播延时和数据的传播延时不相等，都会导致数据接收端不能正确接收数据。有鉴于此，本发明提供了一种将TileLink总线的并行数据组帧后，逐帧将数据串行传输的方法。

发明内容

为使以TileLink为总线的芯片间完成数据传输，本发明提出了基于TileLink总线的芯片互联架构及互联方法，完成对TileLink通道之间消息的组帧转发。

根据本发明的技术方案，所述互联架构包括发送端和接收端，所述发送端被设置于采用TileLink总线的芯片1，所述接收端被设置于采用TileLink总线的芯片2，以实现芯片1和芯片2的片间互联及数据传输。

所述发送端包括单拍化模块，限制位宽模块，组帧发送模块，解帧接收模块，控制模块，数据FIFO模块和SerDes模块；所述接收端包括组帧发送模块，解帧接收模块，控制模块，数据FIFO模块和SerDes模块；并且，发送端的控制模块，数据FIFO模块和SerDes模块与接收端的控制模块，数据FIFO模块和SerDes模块相同。

所述芯片1内，所述发送端通过TileLink总线通道与TileLink总线连接；所述发送端内，所述单拍化模块与所述限制位宽模块相互连接；所述限制位宽模块连接至所述组帧发送模块连接，所述组帧发送模块连接至所述SerDes模块；所述SerDes模块与所述解帧接收模块、所述数据FIFO模块依次连接，所述数据FIFO模块连接至所述限制位宽模块，所述数据FIFO模块还连接至所述控制模块；所述控制模块连接至所述发送端的输入端，并与SerDes模块相连接。

所述芯片2内，所述接收端通过TileLink总线通道与TileLink总线连接，所述接收端内，所述组帧发送模块、所述SerDes模块、所述解帧接收模块、所述数据FIFO模块及所述控制模块的连接方式与所述发送端相同。