[发明专利]一种实现配置码流自动检纠错的FPGA

权利要求书

1.一种实现配置码流自动检纠错的FPGA，其特征在于，所述FPGA内部包括用户设计配置内存以及自动检纠错电路，所述自动检纠错电路包括ECC编码器、ECC校验纠错器、用户设计校验内存和检纠错控制器；

所述用户设计配置内存至少包括N个用户设计配置区块，所述用户设计校验内存包括N个用户设计校验区块，用户设计校验区块与用户设计配置区块一一对应；所述ECC编码器的输入端获取配置码流、输出端分别连接用户设计配置内存和用户设计校验内存的写入端，所述ECC校验纠错器的输入端分别连接用户设计配置内存和用户设计校验内存的读出端、输出端分别连接用户设计配置内存和用户设计校验内存的写入端；所述检纠错控制器连接并控制ECC校验纠错器；

所述FPGA以配置链为单位写入用户设计对应的配置码流，每个用户设计配置链包括所述配置码流中连续的具有预定位数的配置位；所述ECC编码器对写入的用户设计配置链进行ECC编码生成对应的用户设计校验码，并将用户设计配置链写入一个用户设计配置区块中、对应的用户设计校验码写入对应的一个用户设计校验区块中；

在所述FPGA正常运行用户设计过程中，所述检纠错控制器控制所述ECC校验纠错器每隔预定时间遍历所有用户设计配置链进行检纠错，在遍历每条用户设计配置链时，从对应的用户设计配置区块中读取所述用户设计配置链、从对应的用户设计校验区块中读取对应的用户设计校验码进行校验并在检测到故障时纠错并覆盖写入；

其中，所述自动检纠错电路由所述FPGA内的可编程逻辑资源实现，则所述FPGA写入的配置码流还包括自动检纠错电路对应的配置码流，所述自动检纠错电路对应的配置码流存储在核心电路配置内存中，所述FPGA写入自动检纠错电路对应的配置码流后利用可编程逻辑资源实现所述自动检纠错电路；对所述自动检纠错电路的核心配置链同样进行检纠错；

所述FPGA内部形成多组自动检纠错电路，各个所述ECC校验纠错器的配置码流以相同的核心配置链写入，或者，存在至少两个ECC校验纠错器的配置码流以不同的核心配置链写入；所述FPGA内部包括至少三个所述ECC校验纠错器且还包括表决电路，各个ECC校验纠错器的输出端通过所述表决电路连接所述的输入端，所述表决电路根据至少三个ECC校验纠错器的检纠错结果对用户设计配置链进行检纠错；或者，核心电路配置内存中的每个核心电路配置区块对应核心电路校验内存的一个核心电路校验区块，所述核心电路校验区块中存储所述核心电路配置区块中的核心配置链的核心校验码，每个ECC校验纠错器分别连接用户设计配置内存、用户设计校验内存、其他ECC校验纠错器的核心配置链所在的核心电路配置区块及其对应的核心电路校验区块，各个ECC校验纠错器交替工作，所述检纠错控制器每隔预定时间控制各个ECC校验纠错器交替工作，每个ECC校验纠错器在工作时遍历所有用户设计配置链以及其他ECC校验纠错器的核心配置链进行检纠错。

2.根据权利要求1所述的FPGA，其特征在于，所述检纠错控制器与所述FPGA的内建边界扫描链相连，所述检纠错控制器通过所述内建边界扫描链获取所述FPGA的外部控制信号并控制所述ECC校验纠错器。

3.根据权利要求1所述的FPGA，其特征在于，

所述自动检纠错电路还包括定时器，所述检纠错控制器根据所述定时器的延时时长控制ECC校验纠错器进行检纠错，所述定时器的输入时钟来自于FPGA外部或者来自于FPGA内部。

4.根据权利要求3所述的FPGA，其特征在于，

所述定时器接收到即时使能信号时立即触发所述检纠错控制器控制ECC校验纠错器进行检纠错，所述即时使能信号来自于所述FPGA外部或者来自于FPGA内部的用户设计。

5.根据权利要求3所述的FPGA，其特征在于，

所述定时器的延时时长小于所述FPGA的设计指标参数，所述设计指标参数包括平均无故障工作时间MTBF和修复前平均时间MTTF中的至少一种。

6.根据权利要求3所述的FPGA，其特征在于，

所述定时器的输入时钟来自于FPGA内部的环振器，且所述输入时钟的频率可调。