[发明专利]具有共用金属栅极并且具有带有偶极子层的栅极电介质的环绕栅集成电路结构的制造

说明书

描述了具有共用金属栅极并且具有带有偶极子层的栅极电介质的环绕栅集成电路结构。例如，集成电路结构包括水平纳米线的第一垂直布置和水平纳米线的第二垂直布置。第一栅极堆叠体在所述水平纳米线的第一垂直布置之上，所述第一栅极堆叠体是在第一栅极电介质上具有P型导电层的PMOS栅极堆叠体，所述第一栅极电介质包括在第一偶极子材料层上的高k电介质层。第二栅极堆叠体在所述水平纳米线的第二垂直布置之上，所述第二栅极堆叠体是在第二栅极电介质上具有所述P型导电层的NMOS栅极堆叠体，所述第二栅极电介质包括在第二偶极子材料层上的所述高k电介质层。

技术领域

本公开的实施例在集成电路结构和处理的领域中，并且具体地，在具有共用金属栅极并且具有带有偶极子层的栅极电介质的环绕栅集成电路结构中。

背景技术

在过去的几十年中，集成电路中特征的缩放一直是不断发展的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在有限的半导体芯片空间上增大功能单元的密度。例如，缩小的晶体管尺寸允许在芯片上并入增大数量的存储器或逻辑器件，从而有助于制造具有增大容量的产品。但是，追求更大容量并非没有问题。优化每个器件的性能的必要性变得越来越重要。

在集成电路器件的制造中，随着器件尺寸的继续缩小，诸如三栅晶体管的多栅晶体管变得越来越普遍。在常规工艺中，通常在体硅衬底或绝缘体上硅衬底上制造三栅晶体管。在一些情况下，体硅衬底是优选的，这是因为它们的成本较低并且因为它们使得能够实现不太复杂的三栅制造工艺。在另一方面，随着微电子器件尺寸缩小到低于10纳米(nm)节点，维持迁移率改善和短沟道控制在器件制造中提出了挑战。用于制造器件的纳米线提供了改善的短沟道控制。

然而，缩放多栅和纳米线晶体管并非没有后果。随着微电子电路的这些基本构件的尺寸减小以及在给定区域中制造的基本构件的绝对数量增大，对用于图案化这些构件的光刻工艺的约束变得不堪重负。特别地，在半导体堆叠体中图案化的特征的最小尺寸(关键尺寸)与这些特征之间的间距之间可能存在折衷。

附图说明

图1A示出了根据本公开的实施例的具有共用金属栅极并且具有带有偶极子层的栅极电介质的环绕栅(gate-all-around)集成电路结构的截面图。

图1B示出了根据本公开的实施例的具有共用金属栅极并且具有带有偶极子层的栅极电介质的环绕栅集成电路结构的截面图。

图2示出了根据本公开的实施例的在制造具有共用金属栅极的环绕栅集成电路结构的方法中的操作的截面图。

图3示出了根据本公开的实施例的栅极堆叠体中的横截面图，其表示在制造具有用于调节栅极堆叠体的阈值电压的偶极子层的集成电路结构的方法中的各种操作。

图4A至图4J示出了根据本公开的实施例的制造环绕栅集成电路结构的方法中的各种操作的截面图。

图5示出了根据本公开的实施例的沿着栅极线截取的非平面集成电路结构的截面图。

图6示出了根据本公开的实施例的对于非端盖架构(左手侧(a))与自对准栅极端盖(SAGE)架构(右手侧(b))的穿过纳米线和鳍截取的截面图。

图7示出了根据本公开的实施例的表示在给环绕栅器件制造自对准栅端盖(SAGE)结构的方法中的各种操作的截面图。

图8A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维截面图。

图8B示出了根据本公开的实施例的沿a-a'轴截取的图8A的基于纳米线的集成电路结构的截面源极或漏极视图。

图8C示出了根据本公开的实施例的沿b-b'轴截取的图8A的基于纳米线的集成电路结构的截面沟道图。

图9示出了根据本公开的实施例的一种实现方式的计算器件。

图10示出了包括本公开的一个或多个实施例的插入体。