[发明专利]具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构的制造

说明书

描述了具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构。例如，一种集成电路结构包括：水平纳米线的第一垂直布置以及水平纳米线的第二垂直布置。第一栅极堆叠处于水平纳米线的第一垂直布置之上，第一栅极堆叠具有在第一栅极电介质之上的P型导电层，第一栅极电介质包括在第一偶极材料层上的高k电介质层。第二栅极堆叠处于水平纳米线的第二垂直布置之上，第二栅极堆叠具有在第二栅极电介质之上的N型导电层，第二栅极电介质包括在第二偶极材料层上的高k电介质层。

技术领域

本公开的实施例属于集成电路结构和处理的领域，并且特别是具有附加式（additive）金属栅极和具有偶极层的栅极电介质的全环绕栅极（gate-all-around）集成电路结构的领域。

背景技术

在过去的几十年里，集成电路中的特征的缩放（scale）一直是不断发展的半导体行业背后的驱动力。缩放到越来越小的特征使得能够实现在半导体芯片的有限实际空间上的功能单元的密度增加。例如，缩小晶体管的大小允许在芯片上并入增加数量的存储器或逻辑器件，从而导致制造出具有增加容量的产品。然而，对越来越多容量的驱动并非没有问题。优化每个器件的性能的必要性变得越来越重要。

在集成电路器件的制造中，随着器件尺寸继续缩小，多栅极晶体管（诸如，三栅极晶体管）已经变得更加普遍。在常规过程中，三栅极晶体管通常被制造在块状硅衬底或绝缘体上硅衬底上。在一些实例中，块状硅衬底是优选的，这是由于它们的较低成本，并且因为它们使得能够实现不太复杂的三栅极制造过程。在另一个方面，随着微电子器件尺寸被缩放到10 纳米 （nm）节点以下，维持迁移率改进和短沟道控制在器件制造中提供了挑战。用来制造器件的纳米线提供了改进的短沟道控制。

然而，对多栅极和纳米线晶体管进行缩放并非没有后果。随着微电子电路的这些基本构建块的尺寸减小，并且随着在给定区域中制造的基本构建块的绝对数量增加，对用于图案化这些构建块的光刻过程的约束已经变得是压倒性的。特别地，在半导体堆叠中图案化的特征的最小尺寸（临界尺寸）与这些特征之间的间距之间可能存在折衷。

附图说明

图1A图示了根据本公开的实施例的具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构的截面视图。

图1B图示了根据本公开的实施例的具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构的截面视图。

图1C图示了根据本公开的实施例的具有附加式金属栅极和具有偶极层的栅极电介质的全环绕栅极集成电路结构的截面视图。

图2A-2E图示了根据本公开的实施例的用于制造具有附加式金属栅极的全环绕栅极集成电路结构的方法中的各种操作的截面视图。

图3图示了根据本公开的实施例的栅极堆叠中的截面视图，其表示用于制造具有用于调整栅极堆叠的阈值电压的偶极层的集成电路结构的方法中的各种操作。

图4A-4J图示了根据本公开的实施例的用于制造全环绕栅极集成电路结构的方法中的各种操作的截面视图。

图5图示了根据本公开的实施例的如沿着栅极线截取的非平面集成电路结构的截面视图。

图6图示了根据本公开的实施例的针对无端盖（non-endcap）架构（左手侧（a））与自对准栅极端盖（SAGE）架构（右手侧（b））的通过纳米线和鳍部截取的截面视图。

图7图示了根据本公开的实施例的表示用于制造具有全环绕栅极器件的自对准栅极端盖（SAGE）结构的方法中的各种操作的截面视图。

图8A图示了根据本公开的实施例的基于纳米线的集成电路结构的三维截面视图。

图8B图示了根据本公开的实施例的图8A的基于纳米线的集成电路结构的如沿着a-a'轴截取的截面源极或漏极视图。