[发明专利]具有间隔体沉积前切割栅极的全环栅集成电路结构的制造

说明书

描述了具有间隔体沉积前切割栅极的全环栅集成电路结构。例如，集成电路结构包括水平纳米线的第一垂直布置和水平纳米线的第二垂直布置。第一栅极堆叠体在水平纳米线的第一垂直布置之上，而第二栅极堆叠体在水平纳米线的第二垂直布置之上。第二栅极堆叠体的一端与第一栅极堆叠体的一端间隔开一间隙。集成电路结构还包括电介质结构，该电介质结构具有沿第一栅极堆叠体的侧壁形成栅极间隔体的第一部分、沿第二栅极堆叠体的侧壁形成栅极间隔体的第二部分、以及完全填充间隙的第三部分，第三部分与第一和第二部分连续。

技术领域

本公开的实施例属于集成电路结构和处理的领域，并且特别地，属于具有间隔体沉积前切割栅极的全环栅集成电路结构的领域。

背景技术

在过去几十年中，集成电路中特征的缩放一直是不断增长的半导体工业背后的驱动力。缩放到越来越小的特征实现了半导体芯片的有限芯片面积上的功能单元密度的增加。例如，缩小晶体管尺寸允许在芯片上并入更多数量的存储器或逻辑装置，从而有助于制造具有增加的容量的产品。然而，对更大容量的驱动并非没有问题。优化每个装置的性能的必要性变得越来越重要。

在集成电路装置的制造中，随着装置尺寸继续缩小，诸如三栅极晶体管的多栅极晶体管变得更加普遍。在常规工艺中，三栅极晶体管通常制造在体硅衬底或绝缘体上硅衬底上。在一些实例中，由于体硅衬底的成本较低并且因为它们实现了不太复杂的三栅极制造工艺，所以体硅衬底是优选的。在另一方面，随着微电子装置尺寸缩放到10纳米(nm)节点以下，维持迁移率改进和短沟道控制为装置制造提供了挑战。用于制造装置的纳米线提供了改进的短沟道控制。

然而，缩放多栅极和纳米线晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小并且随着在给定区域中制造的基本构建块的绝对数量增加，对用于图案化这些构建块的光刻工艺的约束变得势不可挡。特别地，在半导体堆叠体中图案化的特征的最小尺寸(临界尺寸)和这种特征之间的间隔之间可能存在折衷。

附图说明

图1A示出了根据本公开的实施例的使用间隔体沉积前切割栅极方法制造全环栅集成电路结构的方法中的各种操作的截面图。

图1B示出了根据本公开的实施例的使用间隔体沉积前切割栅极方法制造全环栅集成电路结构的方法中的各种操作的截面图。

图2A-2G示出了根据本公开的实施例的使用间隔体沉积前切割栅极方法制造全环栅集成电路结构的方法中的各种操作的截面图。

图3A和图3B示出了表示用于形成局部隔离结构的具有多栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。

图3C-3F示出了根据本公开的另一实施例的表示用于形成局部隔离结构的具有单个栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。

图3G和3H示出了根据本公开的实施例的表示用于在选择的栅极线切口位置中形成局部隔离结构的具有单个栅极间隔的鳍状物的图案化的方法中的各种操作的平面图。

图3I示出了根据本公开的实施例的使用间隔体沉积前切割栅极方法制造全环栅集成电路结构的方法的示例性掩模拆分示意图。

图4A-4J示出了根据本公开的实施例的制造全环栅集成电路结构的方法中的各种操作的截面图。

图5示出了根据本公开的实施例的沿栅极线截取的非平面集成电路结构的截面图。

图6示出了根据本公开的实施例的针对非端盖架构(左手侧(a))与自对准栅极端盖(SAGE)架构(右手侧(b))对比的穿过纳米线和鳍状物截取的截面图。

图7示出了根据本公开的实施例的表示制造具有全环栅装置的自对准栅极端盖(SAGE)结构的方法中的各种操作的截面图。

图8A示出了根据本公开的实施例的基于纳米线的集成电路结构的三维截面图。