[发明专利]一种LOC和VDB共用的数控自动增益环路及方法

权利要求书

1.一种LOC和VDB共用的数控自动增益环路，其特征在于，包括：频率综合器产生本振信号模块、射频前端模块、中频信号处理模块、VGA自动增益模块与FPGA处理模块；

所述射频前端模块的混合射频信号输出端，以及所述频率综合器产生本振信号模块的LOC/VDB本振信号输出端，均连接到所述中频信号处理模块的输入端；所述中频信号处理模块的输出端，连接到所述VGA自动增益模块的输入端；所述VGA自动增益模块的输出端，连接到所述FPGA处理模块的输入端；

所述FPGA处理模块的控制端，分别与所述频率综合器产生本振信号模块、所述射频前端模块和所述VGA自动增益模块的控制端连接。

2.根据权利要求1所述的LOC和VDB共用的数控自动增益环路，其特征在于，所述频率综合器产生本振信号模块，包括频率综合器U7、100M晶振Y1、滤波器F5和放大器U8；

所述频率综合器U7、所述滤波器F5和所述放大器U8串联连接；所述100M晶振Y1与所述频率综合器U7的工作时钟信号输入端连接。

3.根据权利要求2所述的LOC和VDB共用的数控自动增益环路，其特征在于，所述射频前端模块包括LOC/VDB天线、滤波器F1、耦合器U1、滤波器F2、衰减器U2、放大器U3和混频器U4；

所述频率综合器产生本振信号模块的放大器U8的输出端，连接到所述混频器U4的第一输入端；

所述LOC/VDB天线、所述滤波器F1、所述耦合器U1、所述滤波器F2、所述衰减器U2和所述放大器U3串联连接后，其输出端连接到所述混频器U4的第二输入端。

4.根据权利要求3所述的LOC和VDB共用的数控自动增益环路，其特征在于，所述中频信号处理模块包括滤波器F3、放大器U5和滤波器F4；

所述混频器U4的输出端，连接到所述滤波器F3的输入端；所述滤波器F3的输出端，连接到所述放大器U5的输入端；所述放大器U5的输出端，连接到所述滤波器F4的输入端。

5.根据权利要求4所述的LOC和VDB共用的数控自动增益环路，其特征在于，所述VGA自动增益模块包括VGA放大器U6、RC电路、模数转换器U9、数模转换器U10；

所述FPGA处理模块包括FPGAU11；

所述滤波器F4的输出端，连接到所述VGA放大器U6的第一输入端；所述FPGAU11的增益反馈数字信号，经过所述数模转换器U10和所述RC电路后，连接到所述VGA放大器U6的第二输入端；

所述VGA放大器U6的输出端，经过所述模数转换器U9后，连接到所述FPGAU11的输入端。

6.一种权利要求1-5任一项所述的LOC和VDB共用的数控自动增益环路的方法，其特征在于，包括以下步骤：

步骤1，LOC/VDB本振信号输出过程：

100M晶振Y1为频率综合器U7提供稳定的工作时钟信号；

FPGAU11输出控制信号进入到频率综合器U7，作为频率综合器U7的工作使能开关信号；

FPGAU11输出频率反馈信号，作为频率综合器U7的LOC/VDB自动频率控制信号；

频率综合器U7根据FPGAU11输出的频率反馈信号，调整本振输出频率，输出LOC/VDB中频本振信号，LOC/VDB中频本振信号经过滤波器F5和放大器U8，进行滤波与放大处理，得到目标中频的LOC/VDB本振信号；其中，频率综合器U7根据时分复用指令，切换输出LOC本振信号或VDB本振信号；

步骤2，LOC和VDB射频混合信号输出过程：

LOC/VDB天线接收多个射频信号混合形成的射频混合信号，通过滤波器F1滤除干扰信号，随后进入耦合器U1，然后进入滤波器F2，滤波器F2滤除其他频段信号，仅保留LOC和VDB射频信号，得到LOC和VDB射频混合信号；

LOC和VDB射频混合信号，进入衰减器U2，衰减器U2产生衰减器控制信号，对LOC和VDB射频混合信号进行处理；其中：衰减器控制信号为FPGAU11根据采集到的中频信号功率大小反馈出衰减大小控制信号；

经过衰减器U2处理后的LOC和VDB射频混合信号，通过放大器U3进行射频信号放大处理，得到放大后的LOC和VDB的射频混合信号，然后进入混频器U4；

混频器U4输入两路信号，分别为：LOC和VDB的射频混合信号，以及频率综合器产生本振信号模块产生的LOC本振信号或VDB本振信号，表示为：LOC/VDB本振信号，经混频器U4的作用，输出LOC/VDB中频信号；

步骤3，中频信号处理过程：

混频器U4输出的LOC/VDB中频信号，经过滤波器F3、放大器U5、滤波器F4进行滤波与信号放大，进一步提升信号质量，输出某个功率值中频信号；

步骤4，自动增益控制过程：

中频信号处理过程输出的中频信号，首先经过VGA放大器U6进行增益放大，增益放大后输入模数转换器U9进行模拟数字信号转换，得到的数字信号输入到FPGA处理模块，同时，数模转换器U10将FPGA处理模块输出的增益反馈数字信号转换成模拟信号，经过RC电路滤除时钟和杂波后，输出压控电压作为VGA放大器U6的增益值；

其中：FPGA处理模块的信号处理过程为：

FPGA处理模块对VGA自动增益模块的模数转换器U9输出的数字信号进行平方律检波和积分累加，得到当前输出信号功率值；然后，将当前输出信号功率值输入比较器，比较器将当前输出信号功率值与参考值C进行比较，得到当前输出信号功率值与参考值C的差值，即：功率误差Pe；将功率误差Pe乘以放大倍数A后，再进行限值后，通过IIR滤波器实现环路滤波；

环路滤波后信号，输入数模转换器U10进行转换，再经过RC电路滤除时钟和杂波后，输出压控电压作为VGA放大器U6的增益值，由此形成一个环路，进行重复反馈迭代，随着重复反馈迭代过程，功率误差Pe趋近于恒定值，表示环路收敛。