[发明专利]一种存储阵列电路结构及大型存储阵列电路结构有效
| 申请号： | 202110997344.4 | 申请日： | 2021-08-27 |
| 公开（公告）号： | CN113689899B | 公开（公告）日： | 2023-09-01 |
| 发明（设计）人： | 谢成民;崔千红;杨靓;李海松;李立;马蕊;朱吉喆 | 申请（专利权）人： | 西安微电子技术研究所 |
| 主分类号： | G11C7/10 | 分类号： | G11C7/10;G11C7/06;G11C7/18;G11C8/10;G11C8/14;G11C11/413;G06F3/06 |
| 代理公司： | 西安通大专利代理有限责任公司 61200 | 代理人： | 姚咏华 |
| 地址： | 710065 陕西*** | 国省代码： | 陕西;61 |
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| 摘要： | |||
| 搜索关键词： | 一种 存储 阵列 电路 结构 大型 | ||
1.一种大型存储阵列快速读取电路结构，其特征在于，包括多个存储阵列电路结构，所述多个存储阵列电路结构之间通过分级字线结构和多路选择位线技术连接；
还包括预选读取操作模块、时序控制模块、X地址缓冲器、Y地址缓冲器和IO缓冲器；
所述X地址缓冲器输出端分别连接时序控制模块和预选读取操作模块的预译码电路；
所述Y地址缓冲器的输入端连接预选读取操作模块的列地址译码电路（5），输出端接入时序控制模块；
所述时序控制模块输出端连接预选读取操作模块的灵敏放大器（3）；
所述IO缓冲器与所有灵敏放大器（3）双向连接；
所述存储阵列电路结构包括上存储列阵（1）和下存储列阵（2）；
所述上存储列阵（1）和下存储列阵（2）相对远离的两端均依次设置有灵敏放大器（3）、读写驱动模块（4）和列地址译码电路（5），用于分别满足上存储列阵（1）和下存储列阵（2）的信号SA逻辑运算，所述读写驱动模块（4）连接数据单元（6）；
所述上存储列阵（1）和下存储列阵（2）相同一侧分别连接行地址译码电路（7）。
2.根据权利要求1所述一种大型存储阵列快速读取电路结构，其特征在于，所述行地址译码电路（7）用于对输入的行地址信号进行译码，并选择上存储列阵（1）或下存储列阵（2）进行输入。
3.根据权利要求1所述一种大型存储阵列快速读取电路结构，其特征在于，所述上存储列阵（1）和下存储列阵（2）的位线和字线的交汇点分别形成存储单元（9）。
4.根据权利要求1所述一种大型存储阵列快速读取电路结构，其特征在于，所述上存储列阵（1）和下存储列阵（2）的阵列高度等于其各自的位线长度。
5.根据权利要求1所述一种大型存储阵列快速读取电路结构，其特征在于，所述行地址译码电路（7）包括一位地址信号（8）的高位地址信号。
6.根据权利要求5所述一种大型存储阵列快速读取电路结构，其特征在于，所述一位地址信号（8）通过反相器与上存储列阵（1）或下存储列阵（2）两侧的灵敏放大器（3）连接。
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