[发明专利]一种存储阵列电路结构及大型存储阵列电路结构

说明书

本发明一种存储阵列电路结构及大型存储阵列电路结构，在存储阵列分为上存储列阵和下存储列阵，同时在其端部均分别连接灵敏放大器、读写驱动模块和列地址译码电路，上存储列阵的存储单元将由上面的灵敏放大器读出，下存储列阵将由下面的灵敏放大器读出，这样不仅会减小分块设计的级数，避免引入多余的外围电路，进而减小存储器的版图面积，增加版图密度，实现静态存储器存取速度的提升以及功耗的降低。本发明相比较传统分块设计的结构，减小了位线放电幅度进而负载，降低了最坏路径延迟和存储器的功耗，达到提高整体存储器读取速度的目的；最后，本发明所提出的方法适用于各种存储器的电路架构设计，具有良好的应用前景和经济效益。

技术领域

本发明属于微电子技术方向，高速低功耗数据存储领域，具体涉及一种存储阵列电路结构及大型存储阵列电路结构。

背景技术

随着存储器设计的高速低功耗需求以及制造技术的发展，使得现有的存储器难以达到集成电路市场指标需求。

目前业界探索各种方法来达到速度和功耗的平衡，其中包括存储单元的研发、时序控制模块的研发等。目前较常用的电路架构如图1，存储器包含以下模块，存储单元阵列模块、行列译码器模块、灵敏放大器以及读写驱动模块、时序控制电路和输出电路。存储阵列分四块设计，上下左右各一块，其中每上下两块共用一个列译码电路、灵敏放大器以及写驱动电路，整个存储器的中间为行译码地址电路以及时序控制模块电路。存储器的地址信号被分为行地址和列地址，当行译码器接收行地址信号，选中一根字线触发一行存储阵列，同时列译码器接收列地址信号，可在所选的行中找出一个所需要的字电路原理图如图2。

然而随着存储容量的增大，译码器和存储阵列的面积也会相应的增大，位线的长度以及位线上对应的负载电容也随之增加。当行列译码器选中需要访问的存储地址并进行读写操作时，距离灵敏放大器较近的存储单元和离灵敏放大器较远的存储单元的读取速度将会有很大的区别，访问离灵敏放大器较近的存储单元的路径较短，最短为1个存储单元，而访问较远的存储单元的路径较长，例如一个存储器阵列有2m行2n列，路径最长达到2m/2个存储单元，位线上的金属线电容和存储单元负载电容较重，访问时间较长。存储器的访问时间只能与最远距离的存储地址访问时间相同，较远的存储单元的数据读出将会是影响存储器读取速度的重要原因。同时由于存取速度的影响，位线上的电压降也会很大，导致存储器的功耗升高，因此字线位线太长将会对存储器的读写时间以及功耗产生较大影响。

为了解决这个问题，在对大容量存储器结构设计中，也可采取更多级分块设计的方法，从而降低最坏路径下的延时，提高SRAM速度和降低功耗，如图3所示，将存储器分P个小块，每一小块的组成架构与图2相同，每块中有存储阵列、一个本地行译码和列译码，存储单元的选择也是基于各块对应的行地址和列地址，另外还有一个块地址主要负责在P个小块中选出需要读写的一块。通过分级字线结构以及多路选择位线技术，每次地址有效后，先由块地址进行译码，选中P小块中的其中1块进行读写操作，然后再进行图2中描述的读写操作。如此使得电路工作时只有个别块被选中，未被选中的块中的行列译码和灵敏放大器都不工作，优点是功耗不会有太大影响；缺点是如果需要保证选中的块中的字线和位线的长度保持在一定的界限内，就需要进行更多级的分级，不仅在横向需要多级分块，同时纵向也需要多级的分块，这样才会避免位线负载过大带来的一系列问题，这就需要增加更多的译码电路以及控制电路，即需要牺牲面积来达到速度和功耗的平衡。

发明内容

针对现有技术中存储阵列电路结构存在功耗大和传导时间长的问题，本发明提供一种存储阵列电路结构。

本发明是通过以下技术方案来实现：

一种存储阵列电路结构，其特征在于，包括上存储列阵和下存储列阵；

所述上存储列阵和下存储列阵相对远离的两端均依次设置有灵敏放大器、读写驱动模块和列地址译码电路，用于分别满足上存储列阵和下存储列阵的信号SA逻辑运算，所述读写驱动模块连接数据单元；

所述上存储列阵和下存储列阵相同一侧分别连接行地址译码电路。