[发明专利]CMOS毫米波高速时钟缓冲电路

说明书

本发明公开了一种CMOS毫米波高速时钟缓冲电路，包括带有中心抽头的差分电感、主从稳压器和NMOS差分核心，所述NMOS差分核心包括第一NMOS核心管和第二NMOS核心管，所述差分电感的一端与所述第一NMOS核心管的漏极连接，所述差分电感的另一端与所述第二NMOS核心管的漏极连接，所述差分电感的中心抽头与所述主从稳压器连接。实施本发明的CMOS毫米波高速时钟缓冲电路，具有以下有益效果：相位噪声低，功耗低，能够传输的距离远。

技术领域

本发明涉及时钟缓冲电路领域，特别涉及一种CMOS毫米波高速时钟缓冲电路。

背景技术

在毫米波毫米波芯片，高速时钟，比如28G的时钟很难采用传统的CMOS缓冲器进行缓冲和传输。用传统的CMOS缓冲器进行缓冲和传输时，在55纳米或者类似的工艺上，信号都是衰减的，没有放大。如何在这种工艺上放大是需要解决的问题。图1为传统的时钟缓冲器和传输示意图；基于交流耦合CMOS倒相器的CMOS时钟缓冲器由于其紧凑的设计和卓越的功率效率而被广泛使用。该自偏置倒相器具有PMOS和NMOS两种器件，在共享直流偏置电流的同时提供输入信号的放大。然而，这种方案在毫米波应用中受到限制，因为在这样的高频中，倒相器提供的不是信号放大，而是信号损耗。因此不能再使用传统的基于倒相器的缓冲器和分配方案。

图2为现有技术中交流耦合CMOS倒相器的示意图，该设计的PMOS/NMOS偏置通过反馈电阻实现。其优点是面积小，缺点是无法工作在高的频率比如28G。

图3为现有技术中自举交流耦合倒相器缓冲器的示意图，该设计的NMOS偏置通过NMOS电流镜像获得，PMOS偏置通过一个带运放(op-amp)的环路实现。其优点是面积小，缺点是比传统交流耦合CMOS倒相器工作频率高，但任然无法工作在高的频率比如28G。

图4为现有技术中自举交流耦合倒相器缓冲器与并联峰化的示意图；该设计的NMOS偏置通过NMOS电流镜像获得，PMOS偏置通过一个带运放(op-amp)的环路实现，输出同时采用并联峰化技术增加带宽。优点是并联峰化技术增加带宽；缺点是采用电流镜偏置，噪声高。

图5为现有技术中带有电感和电阻共模稳压器的电流模式(CML)缓冲器的示意图。优点是采用电感增加带宽，缺点是采用电流镜偏置，噪声高。

图6为现有技术中带有稳压器和中心抽头的电流模式(CML)缓冲器的示意图。优点是采用电感增加带宽，自带稳压器稳定工作电压；缺点是采用电流镜偏置，噪声高。

毫米波的工作频率如此之高，几乎达到了CMOS技术极限。因此，图2、图3和图4不适用这种情况。为了驱动一个低功率的24G分频器负载，需要接近600mV的输出摆幅。因此，电感或者并联峰化被用来打破限制带宽限制。图5需要复杂的设计，因为电阻值在不同的工艺角里面变化超过+/-30％。需要复杂的校准来实现输出的共模的稳定。图6采用稳压器来稳定输出的共模电压。然而，电流镜对缓冲的时钟的相位噪声的贡献很大。

发明内容

本发明要解决的技术问题在于，针对现有技术的上述缺陷，提供一种相位噪声低，功耗低，能够传输的距离远的CMOS毫米波高速时钟缓冲电路。

本发明解决其技术问题所采用的技术方案是：构造一种CMOS毫米波高速时钟缓冲电路，包括带有中心抽头的差分电感、主从稳压器和NMOS差分核心，所述NMOS差分核心包括第一NMOS核心管和第二NMOS核心管，所述差分电感的一端与所述第一NMOS核心管的漏极连接，所述差分电感的另一端与所述第二NMOS核心管的漏极连接，所述差分电感的中心抽头与所述主从稳压器连接。

在本发明所述的CMOS毫米波高速时钟缓冲电路中，还包括第一负载电容和第二负载电容，所述第一负载电容与所述差分电感的一端连接，所述第二负载电容与所述差分电感的另一端连接。