[发明专利]一种半导体测试结构和方法

说明书

本申请公开了一种半导体测试结构和方法，包括：沿切割道延伸方向依次排布的多个测试子结构和N个控制焊盘，N≥2；每个测试子结构包括一测试焊盘、N个待测结构和N个选择开关；其中，每个待测结构均通过一选择开关与测试焊盘电连接；针对每个测试子结构，N个选择开关分别与N个控制焊盘电连接，控制焊盘用于控制其电连接的选择开关的开关状态。本申请实施例通过在测试焊盘与待测结构之间设置选择开关，并通过控制焊盘控制选择开关的开关状态，使得可以根据测试需求，控制相关待测结构电连接的选择开关的开关状态，从而在不增加测试焊盘的情况下，增加了可测试的待测结构，且实现对待测结构选择性的测试，提高了测试的灵活性和可选择性。

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体测试结构和方法。

背景技术

随着3D NAND技术朝着高密度高容量发展，存储单元的层数不断增加，工艺过程越来越复杂，需要完成测试的测试结构以及流程工序也越来越多。而现有的测试结构中，测试焊盘与待测结构以固定的方式进行连接，测试方式较为单一，且在测试结构所在的切割道(scribe line)的面积不变的情况下，仅能对少量的待测结构进行测试，使得能够完成测试的待测结构的数量受到限制，影响测试效率。

发明内容

有鉴于此，本申请为解决现有技术中存在的至少一个技术问题而提供一种半导体测试结构和方法。

为达到上述目的，本申请的技术方案是这样实现的：

本申请实施例第一方面提供一种半导体测试结构，所述测试结构位于晶圆切割道内，所述测试结构包括：

沿切割道延伸方向依次排布的多个测试子结构和N个控制焊盘，N≥2；

每个所述测试子结构包括一测试焊盘、N个待测结构和N个选择开关；其中，每个所述待测结构均通过一选择开关与所述测试焊盘电连接；

针对每个所述测试子结构，N个选择开关分别与N个控制焊盘电连接，所述控制焊盘用于控制其电连接的选择开关的开关状态。

可选地，所述选择开关包括eFuse熔断器、PN结或晶体管。

可选地，同一控制焊盘电连接的选择开关的断开电压相同。

可选地，不同控制焊盘电连接的选择开关的断开电压不同。

可选地，N个控制焊盘位于晶圆的同一层。

可选地，所述控制焊盘的尺寸小于所述测试焊盘的尺寸。

可选地，所述选择开关的尺寸小于所述控制焊盘的尺寸。

本申请实施例第二方面提供一种半导体测试方法，应用于第一方面所述的半导体测试结构，所述方法包括：

针对每个所述测试子结构：确定目标待测结构；通过控制焊盘将除所述目标待测结构以外的N-1个待测结构电连接的选择开关断开，并将所述目标待测结构电连接的选择开关闭合；通过测试焊盘对所述目标待测结构进行测试。

可选地，所述通过控制焊盘将除所述目标待测结构以外的N-1个待测结构电连接的选择开关断开，包括：

确定除所述目标待测结构以外的N-1个待测结构电连接的选择开关的断开电压；

对所述控制焊盘施加所述断开电压，以使除所述目标待测结构以外的N-1个待测结构电连接的选择开关断开。

可选地，所述多个测试子结构中的所述目标待测结构电连接的选择开关均与同一所述控制焊盘电连接。