[发明专利]一种正则表达式匹配方法、装置、FPGA及介质

说明书

本申请公开了一种正则表达式匹配方法、装置、FPGA、介质，该方法包括：接收与所述FPGA相连接的计算机设备发送的待匹配字符串；通过处于空闲状态的正则表达式匹配模块中的各个正则表达式对所述待匹配字符串进行并行匹配，得到匹配结果；将所述匹配结果发送给所述计算机设备。这样将原本由CPU执行的正则表达式匹配卸载到FPGA上，利用FPGA的高并行能力，对待匹配字符串进行并行匹配，由于在匹配过程中各个正则表达式与待匹配字符串是并行进行匹配的，所以相比于现有技术中CPU只能逐个正则表达式的进行串行匹配来说，可以减少匹配时延，提高匹配效率，从而提高整个系统的性能。

技术领域

本申请涉及计算机技术领域，特别涉及一种正则表达式匹配方法、装置、FPGA、介质。

背景技术

在实际计算机业务处理中，有很多业务处理需要进行正则匹配，例如，入侵防御系统、深度包检测等规则类业务包含大量正则表达式，用以判断报文数据内容是否满足特定规则，并根据规则匹配结果对报文数据内容进行相关处理。CPU(central processingunit，中央处理器)作为通用处理器，需要逐条进行正则表达式的匹配，导致系统匹配延时较长、匹配效率低。且相关数据表明，入侵防御系统、深度包检测等规则类业务消耗了30％以上的CPU计算资源，成为系统性能提升的瓶颈。

发明内容

有鉴于此，本申请的目的在于提供一种正则表达式匹配方法、装置、FPGA、介质，能够减少匹配时延、提高匹配效率，有助于提升系统的性能。其具体方案如下：

第一方面，本申请公开了一种正则表达式匹配方法，应用于FPGA，包括：

接收与所述FPGA相连接的计算机设备发送的待匹配字符串；

通过处于空闲状态的正则表达式匹配模块中的各个正则表达式对所述待匹配字符串进行并行匹配，得到匹配结果；

将所述匹配结果发送给所述计算机设备。

可选地，所述接收与所述FPGA相连接的计算机设备发送的待匹配字符串，包括：

接收与所述FPGA相连接的计算机设备利用AXI-Stream协议发送的待匹配字符串。

可选地，所述通过处于空闲状态的正则表达式匹配模块中的各个正则表达式对所述待匹配字符串进行并行匹配之前，还包括：

将处于空闲状态，且模块标识最小的正则表达式匹配模块确定为目标正则表达式匹配模块；

将所述待匹配字符串发送到所述目标正则表达式匹配模块中；

相应地，所述通过处于空闲状态的正则表达式匹配模块中的各个正则表达式对所述待匹配字符串进行并行匹配，包括：

通过所述目标正则表达式匹配模块中的各个正则表达式对所述待匹配字符串进行并行匹配。

可选地，所述将所述匹配结果发送给所述计算机设备，包括：

当所述正则表达式匹配模块处于计算完成状态时，从所述正则表达式匹配模块中读取所述匹配结果；

将所述匹配结果发送给所述计算机设备。

可选地，所述通过处于空闲状态的正则表达式匹配模块中的各个正则表达式对所述待匹配字符串进行并行匹配，得到匹配结果，包括：

通过所述正则表达式匹配模块对所述待匹配字符串进行预处理；

通过所述正则表达式匹配模块对预处理之后的待匹配字符串进行并行匹配，得到匹配结果。

可选地，所述通过所述正则表达式匹配模块对所述待匹配字符串进行预处理，包括：

通过所述正则表达式匹配模块中的FIFO缓存器对所述待匹配字符串进行缓存；